【ISSCC 2009】東大が3次元SSD向け電源回路を開発、低消費電力と小型化に大きく寄与

　東京大学は、複数枚のNAND型フラッシュ・メモリー・チップを積層した3次元SSD（Solid State Drive）に向けた電源システムを開発し、米カリフォルニア州サンフランシスコで開催した半導体関連の国際学会「ISSCC 2009」（2009年2月8～12日）で発表した（講演番号は13.2）。

これまで、NAND型フラッシュ・メモリーのチップごとに必要だった電源回路を1つに共通化したことに加えて、電源回路そのものに工夫を施した。この電源システムを採用すれば、大幅な低消費電力化と小型化が図れる。具体的には、電源システムと1つのNAND型フラッシュ・メモリー・チップを組み合わせた場合で比較すると、従来に比べて消費電力を68％低減できる。また、NAND型フラッシュ・メモリーの面積をチップ当たり5～10％削減可能だとする（40nmプロセス技術で製造した場合）。

「NAND型フラッシュ・メモリーを複数積層するSSDに適用すれば、低消費電力化と小型化の効果はさらに顕著になる」（東京大学大学院工学系研究科の電気系工学専攻で准教授を務める竹内健氏）。小型かつ低消費電力の3次元SSDの実用化に向けた、重要な要素技術と位置付ける。電源回路と3次元集積回路については、東京大学 生産技術研究所で教授を務める桜井貴康氏と准教授を務める高宮真氏の研究グループが担当した。NAND型フラッシュ・メモリーについては竹内氏、メモリーの製造については東芝が担当した。
 

電源回路を共通化

SSDの構成要素であるNAND型フラッシュ・メモリーとコントローラIC、DRAMを複数枚、縦方向に積層した3次元SSDは、SSDの大容量化を実現する技術として注目を集めている。ただし、現在開発が進められている3次元SSDは、低消費電力化と小型化の観点から課題があった。

詳しく説明しよう。NAND型フラッシュ・メモリーのセルにデータを書き込むには、20Vと高い電圧が必要である。通常、この電圧は1.8Vや3.3Vといった電源電圧をチップ内部の電源回路で昇圧して作り出す。ただし、この電源回路の消費電力はメモリー・チップ全体の35％程度（電源電圧が3.3Vの品種において）、チップ専有面積に関しては5～10％を占める（40nmプロセスで製造した場合）。しかも、SSDの大容量化を図ろうとNAND型フラッシュ・メモリー・チップの積層数を増やすほど、それに伴ってSSD全体で見ると電源回路部の実装面積と消費電力が増えてしまう。

そこで東京大学の研究グループは、この課題を解決するために、各NAND型フラッシュ・メモリー・チップに電源回路を集積するのではなく、インターポーザ（基板）上に共通化して実装することを提案した。開発した電源回路は、コイルと高耐圧スイッチ（FET）、電源制御回路で構成したもので、特殊な製造プロセスは不要である。「電源回路を共通化することによる製造コストの増加は、ほとんどない」（東京大学 桜井氏）。高耐圧スイッチと電源制御回路の製造には、古い世代のCMOSプロセス技術が使える。コイルについては、インターポーザの配線を活用できる。
 

独自のブースト・コンバータで低消費実現

SSDの低消費電力化を図るために、電源回路の仕組みにも大きな改良を施した。従来のNAND型フラッシュ・メモリーでは、コンデンサを20段ほど並べたチャージ・ポンプ回路が一般的に使われてきた。

これに対して、東京大学の研究グループは、低消費電力を特徴とする独自のブースト・コンバータ回路を開発したとする。回路構成そのものは、前述のようにコイルと高耐圧スイッチ、電源制御回路で構成しており、取り立てて目新しいものではないようだ。高耐圧スイッチのオン/オフを制御して、コイルに蓄えたエネルギをNAND型フラッシュ・メモリーに供給するというものである。今回のブースト・コンバータ回路は、「高耐圧スイッチに印加するクロック信号を制御する仕組みや、狙った出力電圧にまで昇圧する際のアルゴリズム、これらを実現する回路技術に独自性がある」（東京大学の竹内氏）という。
 

メモリー全体の消費電力を68％削減

東京大学の研究グループが、電源回路の仕組みそのものの改良に取り組んだのには理由がある。一般に、製造プロセスの微細化を進めるなどして電源電圧を下げれば、半導体チップの消費電力は低く抑えられる。ところがNAND型フラッシュ・メモリーの場合は、そううまくはいかなかった。チャージ・ポンプ回路の消費電力が増大してしまうからだ。

チャージ・ポンプ回路の消費電力が増える理由はこうだ。微細化を進めても、書き込みに必要な電圧は基本的に20Vから変わらない。従って、微細化を進めて電源電圧を下げた場合、チャージ・ポンプ回路で昇圧しなければならない電圧幅は広がる。結果、構成するコンデンサの段数が増えて、消費電力が増えてしまうのである。チップ専有面積も増える。典型的な例では、電源回路（チャージ・ポンプ回路）で消費する電力がメモリー全体に占める割合は、電源電圧が3.3Vのときに35％程度だったものが、電源電圧を1.8Vに下げると68％程度に高まってしまうという。これでは、電源電圧を下げるメリットが薄れる。

これに対して、同研究グループが開発したブースト・コンバータ回路を採用すれば、電源電圧が1.8Vのときの消費電力の割合を22％程度に抑えられる。「1つのページ・データをメモリー・セルに書き込むときに必要なエネルギに換算すると、従来の253nJから30nJに大幅に下げられた」（同氏）。新たな電源回路を採用する効果に加えて、電源電圧を3.3Vから1.8Vに下げたことによるメモリー・セル部の電力削減効果を加味すれば、冒頭に説明したように消費電力を68％削減可能だとする。


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