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» 2011年03月25日 12時58分 UPDATE

プロセス技術:パナソニックが32nmのhigh-kチップを予定通り出荷、Chipworksが報告

パナソニックは2010年9月に、ゲートファースト工法の高誘電率(high-k)金属ゲートを採用した32nm世代のプロセス技術で製造するシステムLSIを2010年10月より出荷すると発表していた。今回、半導体チップや電子機器の解析を手掛けるカナダのChipworksが発表した最新のリポートで、パナソニックが同製品の出荷を予定通り始めていたことが明らかになった。

[Mark LaPedus,EE Times]

 パナソニックは2010年9月に、ゲートファースト工法の高誘電率(high-k)金属ゲートを採用した32nm世代のプロセス技術で製造するシステムLSIを2010年10月より出荷すると発表していた。今回、半導体チップや電子機器の解析を手掛けるカナダのChipworksが発表した最新のリポートで、パナソニックが同製品の出荷を予定通り始めていたことが明らかになった。

 Chipworksでアナリストを務めるDick James氏によれば、「サプライチェーンは当社が想定したよりも多少長かったが、パナソニックは予定通り2010年10月末に、「第44週」の製造年月コードが刻まれたチップを出荷していたことを確認した」という(EE Times Japan注:2010年の年初から数えて44番目の週は、2010年10月31日(日曜日)の週である)。

 James氏は、「パナソニックの32nmシステムLSIは、低誘電率/超低誘電率(low-k/extra-low-k)のハイブリッドスタックで8つの銅配線層と1つのアルミニウム配線層を形成している。パッケージは一般的なFCBGAで、ダイ面積は45mm2程度だ。最小金属ピッチについては、仕様上は120nmとされているが、当社の調査の初期段階では125nmという数字が出ている」と述べている。

 パナソニックは、このプロセス技術でトランジスタの性能を最大40%改善するとともに、消費電力を40%、チップ面積を30%それぞれ削減したと主張している。

 このチップについて、James氏は次のように解説している。「多結晶シリコンの底部にはTiN(窒化チタン)金属ゲートを確認できる。また、このTiNゲートの底部には高誘電率材料の薄い層が見える」(同氏)。さらに同氏は他の注目点として、デュアルスペーサ技術(差動オフセットスペーサとも呼ぶ)や、ソース/ドレインのエクステンション領域の上部に見える窒化物の薄い層(高誘電率材料の下部に位置する窒化酸化物の可能性がある)を挙げた。

 「サリサイド(SALICIDE:Self-aligned silicide)は、プラチナをドープした一般的なニッケルシリサイドだ。ただし、歪みを加えるメカニズムについては、ゲート上に設けた窒化物層の他は不明だ。埋め込みSiGe(シリコン・ゲルマニウム)やデュアルストレスライナーは使っていない」(同氏)という。

【翻訳:滝本麻貴、編集:EE Times Japan】

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