ニュース
» 2011年12月21日 11時39分 UPDATE

プロセス技術 3次元積層:3D積層チップ製造に新局面、先端走るTSMCが「統合型」を提案 (1/2)

TSMCは、3次元積層チップの製造工程のうち、前工程だけでなく後工程も同社が受け持つことを提案している。同社は信頼性向上や製造コスト削減が見込めると説明しているが、ファブレスの半導体ベンダーの選択肢を狭めることになる。

[Rick Merritt,EE Times]

 TSMC(Taiwan Semiconductor Manufacturing Company)は、「統合型」の3次元積層技術を、新規の顧客に対する唯一の選択肢として提供する考えであることを明かにした。3次元積層チップの製造工程のうち、前工程だけでなく後工程もTSMCが受け持つこの手法は、同社にとって商業的な利点がある。しかし一方で、ファブレスの半導体ベンダーからは、技術的な利点に欠けるだけでなく、選択肢を狭めることになるという声も上がっている。

TSMCに商業的なメリットがあるものの……

 半導体プロセス技術の微細化を推し進めることが難しくなってきている中、3次元積層技術は半導体製造における新しい方向性として期待されている。しかし現在も、ファウンドリや半導体後工程の組み立てやテストを手掛ける企業、半導体ベンダーといった業界各社は、3次元積層技術の実用化に向けて議論を重ねている最中だ。

 TSMCは、今回発表した手法を選択することで、ファウンドリや後工程のパートナー企業を複数採用するよりも、簡素化とコスト削減が可能になる上、信頼性も高められると主張する。同社は、半導体製造プロセスにおいて、シリコン貫通電極(TSV:Through Silicon Via)技術を適用することに重点を置き、さらに後工程の処理能力を強化していく方針だという。

図 TSMCの研究開発担当シニアディレクタを務めるDoug Chen-Hua Yu氏

 TSMCは現在、3次元積層技術を採用した半導体チップを試作し、Xilinxをはじめとする約5社に提供している。ただ、Xilinxは、後工程のパートナー企業としてAmkor Technologyを利用している。TSMCの研究開発担当シニアディレクタを務めるDoug Chen-Hua Yu氏は、EE Timesの取材に対して、「3次元積層チップの実用化の先駆けとなるこれらの顧客は、他の企業とのパートナーシップを維持するという選択を取ることも可能だ。しかし、新規の顧客に対しては、統合型のソリューションだけを唯一提供することになる」と述べた。

 また同氏は、「一部の顧客からは、他のパートナー企業との連携を望む声もある。しかし大半の顧客は、当社の新しい提案をかなり好意的に受け止めている」と語る。

       1|2 次のページへ

Copyright© 2017 ITmedia, Inc. All Rights Reserved.

RSSフィード

All material on this site Copyright © 2005 - 2017 ITmedia Inc. All rights reserved.
This site contains articles under license from UBM Electronics, a division of United Business Media LLC.