“FPGAからASICへ”を新潮流に、短納期・低開発費のサービスを丸文が提案：ET2012

　エレクトロニクス技術商社の丸文は、「Embedded Technology 2012/組込み総合技術展（ET2012）」（2012年11月14〜16日、パシフィコ横浜）において、米国のファブレス半導体ベンダーであるBaySandが提供する新方式のストラクチャードASIC「TeneX（テネックス）」を紹介した。スタンダードセル方式のASICと同等の性能を実現しつつ、開発費（NRE：Non-Recurring Expense）と開発期間（TAT：Turn Around Time）を大幅に圧縮できるという。丸文は2012年10月18日に、BaySandの日本における総代理店としてTeneXの販売を開始したと発表していた。

丸文がET 2012で展示した、TeneXの製品ラインアップを紹介するパネルである。　（クリックで画像を拡大）

　BaySandのTeneXは、同社があらかじめ製造しておいたマスタスライスを使い、顧客の設計に応じて3つの金属配線層だけをカスタマイズすることでASICを完成させる。これを同社は「Metal Configurable Standard Cell（MCSC）」と呼ぶ。標準的なASICに比べて金属配線層のマスク製作枚数を大幅に削減できるので、開発費と開発期間を抑えられるという仕組みだ。具体的には、顧客がRTL記述の設計データを提出後、3カ月でエンジニアリングサンプル品を出荷できるとしており、NREは3000万〜4000万円程度で済むという。

　製造はファウンドリ専業のGLOBALFOUNDRIESに委託しており、同社の65nmプロセスを使用する。「最先端プロセスから数世代前に当たる安定したプロセスを採用している。これもNREを低く抑えられる要因の1つだ。65nmを適用する標準的なASICであれば、エンジニアリングサンプル品まで通常6カ月はかかるだろう」（丸文の担当者）。

　わずかな金属配線層でカスタマイズするというTeneXのコンセプトそのものは、2000年代に各社が提案したストラクチャードASICと同じである。ただしTeneXは、マスタスライスの作り込みに違いがあるという。詳細は明らかにしていないが、「旧来のストラクチャードASICは、ベンダーが主張するほどの性能が実際には得られなかった。BaySandのTeneXは、ゲートアレイ方式のASICが使う、いわゆる“Sea of Gate”型のアーキテクチャを進化させた、“Sea of Transistor”と呼ぶ手法を採っており、より効率的に回路を構成できる上、性能も高めやすい」（丸文の担当者）と説明する。

年間1万個以上ならFPGAよりも“お得”に

　BaySandは、TeneXの特長である短納期・低開発費を訴求することでASICユーザーの獲得を目指す他、FPGAユーザーの取り込みも狙う。

　ASICは、製造プロセス技術の微細化に伴って開発費と開発期間が膨らんでおり、それを受け入れられなくなったユーザーがFPGAへの移行を進めている状況である。ただしFPGAは、チップ単価だけを比較するとASICよりも高くつく。製造プロセス世代が同じなら、性能や消費電力の面でASICより不利である。そこで、「TeneXは短納期・低開発費ながら、セルベースASICと同等の性能と消費電力、チップ単価を達成できる」（丸文の担当者）ことを売りに、FPGAからASICへの移行を促したい考えだ。「年間の使用量が1万個を超えるようなFPGAであれば、TeneXの方がコストメリットがある」（丸文の担当者）。

　FPGAの置き換えを後押しすべくTeneXでは、FPGAの大手ベンダーであるAlteraとXilinxの製品とピン互換性を備えた品種も用意している。具体的には、Alteraの「Cyclone III」、「Cyclone IV」、「Cyclone V」、「Stratix III」、「Stratix IV」、「Stratix V」、Xilinxの「Spartan-3」、「Spartan-6」、「Artix-7」、「Virtex-5」、「Virtex-6」、「Kintex-7」に対応する。ピン配置のみならず、入出力（I/O）特性についても同等だという。なお、Alteraは自社のFPGAをASIC化するサービスを「HardCopy」と呼んで提供しているが、これについては、「Stratixシリーズにしか対応していないので、TeneXに商機がある」（丸文の担当者）と説明している。

丸文がET 2012で展示した、TeneXのパッケージ品のサンプルである。

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