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» 2013年11月20日 07時00分 UPDATE

半導体設計技術:富士通セミコンが最終レイアウト工程を最短1カ月で完了させる新設計手法を開発

富士通セミコンダクターは、28nmプロセスなど先端プロセスを用いるカスタムSoC(System on Chip)開発向けに、高密度集積と開発最終段階のレイアウト工程を最短1カ月で完了できる新設計手法を開発したと発表した。

[EE Times Japan]
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 富士通セミコンダクターは2013年11月19日、28nmプロセスなど先端半導体製造プロセスを用いるカスタムSoC(System on Chip)開発向けに、高密度集積と開発最終段階のレイアウト工程を最短1カ月で完了できる新設計手法を開発したと発表した。カスタムSoC製造を依頼する顧客側の論理設計と協調したレイアウト開発を設計初期から実施し、無駄のない回路配置を行いつつ、最終的なレイアウト調整時間を短縮する。2014年2月から新設計手法を用いたカスタムSoC開発の受注を始める。

 「RTLハンドオフ」と呼ばれる、顧客がRTL(Register Transfer Level:LSIの機能仕様を記述した設計データ)を作成した後に製造側が設計工程を実施する形態のカスタムSoC開発では、顧客側の論理/アーキテクチャ設計(論理アーキテクチャ)と、製造側が用意しているレイアウト(物理アーキテクチャ)に隔たり、矛盾が生じやすい。そのため、顧客からRTLがリリースされた後、RTLにレイアウトを最適化する作業に時間を要した。特に、28nmプロセスなど先端半導体製造プロセスを用いたSoCでは、回路規模が増大し、レイアウト最適化工程が複雑化し、SoC開発期間の長期化を招いた。加えて、レイアウト最適化が徹底できず、チップ上にトランジスタが配置されない「ホワイトスペース」も大きくなり、強いては、消費電力の増大を招いた。

tt131120FUJITSUS001.gif 開発したカスタムSoC開発設計手法のイメージ図 (クリックで拡大) 出典:富士通セミコンダクター

 今回、富士通セミコンダクターが開発した設計手法は、開発初期段階から論理アーキテクチャと物理アーキテクチャを協調させるもの。顧客の論理設計の初期段階から、富士通セミコンダクター独自の手法を用い、フロアプランの検討や配線経路とタイミング収束性を考慮した内部バスの最適化などを行うという。これにより、チップ上にトランジスタが配置されない「ホワイトスペース」を最小化することで、「搭載できる回路を増やすことができる」(富士通セミコンダクター)という。

 さらに、独自レイアウト最適化技術により、手作業による論理変更なしで、レイアウトに最適なネットリストの自動合成を行える。これにより、その後のレイアウト工程における配線性、タイミング収束性が改善し、さらなる集積度の向上と開発期間の短縮が実現できるとする。

 これらの新設計手法を適用することで、「同一サイズのチップに搭載できる回路が33%増加し、また最終レイアウト工程を最短1カ月で完了できるようになる」(富士通セミコンダクター)としている。

 なお、富士通セミコンダクターは2013年11月20〜23日に横浜市のパシフィコ横浜で開催される「組込み総合技術展/Embedded Technology 2013(ET2013)」の富士通グループブース内に出展し、カスタムSoC開発に関する展示を実施する。

Embedded Technology 2013/組込み総合技術展(ET2013)

会期 2013年11月20日(水)〜22日(金)
時間 10:00〜17:00(21日(木)のみ18:00終了)
会場 パシフィコ横浜
富士通グループ・ブースNo. E-36


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