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» 2014年03月26日 10時46分 UPDATE

ビジネスニュース 業界動向:「微細化によるコストダウンは行き詰まり」――シノプシス会長

シノプシスの会長は、同社のユーザーイベントにおいて「ムーアの法則は続く見込みだが、微細化によるコストダウンは望めない」と述べた。

[Rick Merritt,EE Times]

 シノプシスの会長を務めるAart de Geus氏は、シノプシスユーザーに向けた年次イベントにおいて、「ムーアの法則は、今後まだ10年間は続く見込みだ。しかし、トランジスタの製造コストを従来のように削減していくことは難しい。半導体チップの設計が複雑化するに伴い、ウエハーの大型化もなかなか進まないことから、新しい代替技術への道が開かれることになるだろう」と述べた。

 同氏の発言の通り、現在、半導体技術の将来を懸念する声が高まっている。一部の観測筋によれば、「これまでのように、新世代のプロセス技術によってコストや消費電力量の低減、性能の向上などを実現し、メリットをもたらすことができるのは、28nmノードが最後になる可能性がある」との見方もある(関連記事:ムーアの法則、28nmが“最後のノード”となる可能性も)。

mm140326_deGeus.png シノプシスの会長を務めるAart de Geus氏

 de Geus氏は、会場に集まった報道陣に向けて、「将来的に、トランジスタ当たりの価格をどれくらいのペースで下げられるのか、今のところは判断できない。それは、どれくらいの速さで歩留まりを改善できるのかということでもある。トランジスタの価格が下がらなければ、半導体チップメーカーが投資を回収できるよう、チップの価格が上昇することになる」と述べている。

 de Geus氏が、IntelのフェローであるMark Bohr氏に今後の展望を尋ねたところ、Bohr氏は、「7nmプロセスまでの微細化は可能だろう。トランジスタ当たりの価格も、ある程度までは低減できるとみている」と述べたという。

 アナリストであるG. Dan Hutcheson氏は、「次世代プロセス技術を適用した場合のトランジスタ製造コストに関しては、ほとんどデータが存在しない」と述べる。

 同氏は、「リソグラフィ技術など次世代ツールの開発が遅れていることから、20nm世代以降ではダブルパターニングが必要になるケースも出てくると考えられる。ただし、リソグラフィ技術は、半導体チップを製造するコストの約1/4を占めているにすぎない」と続けた。

 さらに、「製造コストが増加する見込みであることから、既存の28nmプロセス技術を可能な限り使い続けようとする傾向が強まるだろう。20nmプロセスにはそれほど大きなメリットが期待できないため、20nmへの移行を進めるメーカーはわずかにとどまるとみられる。このため大半のメーカーが、16/14nmプロセス技術の登場を待つことになるだろう」と付け加えた。

 こうしたことから、STマイクロエレクトロニクスなどのメーカーが提唱する完全空乏型SOI(FD-SOI:Fully Depleted Silicon on Insulator)技術のような、新しい代替技術への道が開かれると考えられる(関連記事:ST、28nm FD-SOIチップの生産準備を完了)。「ただし、FD-SOI技術を進展させていくためには、他の主要なプレーヤーによるサポートが不可欠だ」(de Geus氏)。

 de Geus氏は450mmウエハーについて、「半導体チップの製造コストや複雑性が増していることから、300mmウエハーから450mmウエハーへの移行を2020年まで延期する半導体メーカーもある。ウエハーのサイズが大きいほどトランジスタのコストは下がるが、450mmウエハーを使用する場合は製造装置を完全に入れ替えなくてはいけない。そうした動きは、半導体業界ではまだ始まっていない」と述べている。

旧プロセスの採用が多い

 de Geus氏の基調講演によれば、面白いことに、シノプシスの半導体設計ツールで設計されたチップのうち、28nmプロセスを用いたものはわずか5%だったという。180nmプロセスが最も多く、全体の30%を占めていて、それに65nmと250nmが続いた。「これには驚いた。調査結果を二度見してしまったほどだ。次世代プロセスの採用は今後進んでいくと思われるが、やはり28nmに移行した後は、(20nmではなく)16/14nmプロセスに進むとみられる」(同氏)。

【翻訳:田中留美、編集:EE Times Japan】

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