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» 2014年04月23日 12時10分 UPDATE

プログラマブルロジック FPGA:FPGAにハードウェア浮動小数点DSP内蔵、電力効率でGPGPUの上を行く

アルテラは、同社製FPGAに内蔵するIEEE754準拠のハードウェア浮動小数点DSPを発表した。まず、20nmプロセスで製造される「Arria 10」FPGA&SoCと、14nmトライゲートプロセスで製造される「Stratix 10」FPGA&SoCで、ハードウェア浮動小数点DSPブロックを内蔵した製品を用意する。DSP性能はArria 10で最大1.5T FLOPS、Stratix 10で最大10T FLOPSを実現できるという。

[馬本隆綱,EE Times Japan]

 アルテラは2014年4月23日、同社製FPGAに内蔵するIEEE754準拠のハードウェア浮動小数点DSPを発表した。まず、20nmプロセスで製造される「Arria 10」FPGA&SoCと、14nmトライゲートプロセスで製造される「Stratix 10」FPGA&SoCで、ハードウェア浮動小数点DSPブロックを内蔵した製品を用意する。浮動小数点DSPブロックをハードウェア化したことで、DSP性能はArria 10で最大1.5T FLOPS、Stratix 10で最大10T FLOPSを実現できるという。

 FPGAに内蔵するための、ハードウェア化された単精度浮動小数点DSPブロックは、同社の「可変精度DSPブロックアーキテクチャ」を活用している。これまでは、固定小数点マルチプライヤとFPGAロジックを利用して浮動小数点DSPブロックをFPGAに実装していた。今回開発したハードウェア浮動小数点DSPブロックを用いると、これまで必要だった1000以上のロジックエレメント(LE)をほとんど使わずに済む。このため、LEのリソースをそれ以外の回路ブロックに有効活用することが可能となる。

tm_140423altera01.jpg IEEE754準拠のハードウェア浮動小数点DSPを内蔵した20nm「Arria 10」の外観

 LEを使わないことでDSP性能も向上した。DSPブロックの動作周波数は、これまで最大200〜250MHzにとどまっていたのに対して、浮動小数点DSPブロック部分のLEを取り除いたArria 10では、最大400〜450MHzの動作周波数を可能とした。これにより、DSP性能は最大1.5T FLOPSを実現している。また、Arria 10に比べて動作周波数が2倍で、ロジックやDSP、メモリなどの密度が高いStratix 10では、10T FLOPSのDSP性能が得られるという。なお、浮動小数点または固定小数点のいずれのモードにするかは、DSP設計者が選択できる。

tm_140423altera02.jpgtm_140423altera03.jpg IEEE754準拠のハードウェア浮動小数点DSPを内蔵する20nm「Arria 10」と14nm「Stratix 10」の概要(左)、右はハードウェア浮動小数点DSPのブロック図 (クリックで拡大) 出典:アルテラ

 浮動小数点DSPブロックをハードウェア化したことで、FPGAの設計期間も従来に比べて6〜12カ月間短縮することが可能となった。設計したDSPを、これまでのように固定小数点DSPブロックに置き換えることなく、ハードウェアの浮動小数点DSPブロックに直接書き換えることができるため、タイミング収束や検証に費やしていた時間を大幅に短縮することができるからだ。

 ソフトウェア浮動小数点DSPブロックを実装した現行のArria 10から、ハードウェア浮動小数点DSPブロックを内蔵したArria 10に移行するための設計ツールとして、「OpenCL」や「DSP Builder」などを2014年下半期より提供していく。設計データを再コンパイルするだけで、容易に移行できるという。さらに、2015年にはStratix 10へ移行するための設計ツールも提供していく予定だ。なお、ハードウェア浮動小数点DSPブロックを内蔵したArria 10 FPGAはすでに出荷中である。

 DSP性能を大幅に向上したことで、軍事用のレーダー用途やクラウドシステムにおけるビッグデータ解析、医療機器の画像処理、石油/ガス業界向けの地盤モデリングなどの用途でニーズが高まっているという。特に、ハードウェア浮動小数点DSPブロックをFPGAに内蔵したことで、「GPGPUや汎用DSPチップに比べて、電力消費や処理能力の点でFPGAがより優れたソリューションとなる」(同社)と話す。

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