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» 2015年03月25日 13時45分 UPDATE

新技術:不揮発性パワーゲーティング、メニーコアプロセッサの待機電力削減に威力 (1/2)

東京工業大学(東工大)像情報工学研究所の菅原聡准教授らの研究グループと神奈川科学技術アカデミー(KAST)は、不揮発性パワーゲーティング(NVPG)がメニーコアのプロセッサやSoCの待機時電力削減に極めて有効なアーキテクチャであることを実証した。

[馬本隆綱,EE Times Japan]

 東京工業大学(東工大)像情報工学研究所の菅原聡准教授らの研究グループは2015年3月、不揮発性パワーゲーティング(NVPG)がメニーコアのプロセッサやSoCの待機時電力削減に極めて有効なアーキテクチャであることを、神奈川科学技術アカデミー(KAST)と共同で実証した。

 高性能PC/サーバー向けマイクロプロセッサや、最新のスマートフォン/タブレット端末向けSoCなどでは、処理性能の向上とともに待機時に消費するスタンバイ電力が増大し、大きな課題となっている。このスタンバイ電力を削減する方法として、菅原准教授や周藤悠介特任助教、山本修一郎特任教授らの研究グループが提案するNVPGや、それとは別のノーマリオフ(NOF)といったアーキテクチャが注目されている。

電源を遮断する時のみ不揮発記憶

 NVPGは、電源を遮断してもメモリ内のデータを保持できるように、双安定記憶回路(SRAMやフリップフロップなど)に不揮発性メモリ素子を付加した回路構成をとる。特に、CMOSロジックが通常動作する場合には、不揮発記憶を用いずに通常の双安定記憶回路として動作する。電源を遮断する時のみ不揮発記憶を行うのが特長である。このため、通常動作には影響を与えず、効率よく待機時の電力削減を可能とする。

 これに対して、NOFは常に不揮発記憶でデータを保持する。通常は電源を遮断しておき、必要な時だけ記憶回路に通電して、待機時の電力消費を抑える。この方法だと、データを記憶させるためにより多くの電力を消費し、動作速度が遅い、といった課題があった。

 東工大の研究グループとKASTは、メニーコアのプロセッサやSoCにおける上位階層のキャッシュメモリへの応用を想定して、NVPGとNOFについてエネルギー性能の解析/定量評価を行った。特に今回は、NVPGとNOFのいずれも、不揮発性双安定記憶回路には東工大の研究グループが提案している不揮発性SRAM(NV-SRAM)を用いて回路を構成した。これまで評価されてきたNVPGとNOFは、異なる不揮発性記憶回路を用いていたが、今回はその影響を取り除くために同一のNV-SRAMを採用した。

 NV-SRAMは、通常のSRAMセルにトランジスタを介して、不揮発性メモリ素子である強磁性トンネル接合(MTJ)を接続した。このトランジスタによって、通常動作時にはMTJをSRAMから電気的に切り離す。また、NV-SRAMに接続されたパワースイッチでセルへの電源遮断を行う。

tm_150325titech01.jpg NV-SRAMセルの回路構成 (クリックで拡大) 出典:東京工業大学、神奈川科学技術アカデミー

 実際の評価作業として、NVPGでは電源遮断を行う時だけMTJへの書き込みを行い、待機時間が短い時はスリープモードの状態とした。NOFではデータ書き込み時には常にMTJへの書き込みを行い、待機時および毎回の読み出し後と書き込み後に電源を遮断した。比較のために、通常のSRAMが待機時には全てスリープモードとした。

tm_150325titech02.jpg 評価に用いたNVPGおよびNOFのベンチマークシーケンス(クリックで拡大) 出典:東京工業大学、神奈川科学技術アカデミー
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