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ARMから見た7nm CMOS時代のCPU設計(7)〜CPUコアの性能をレイアウトが大きく左右福田昭のデバイス通信(18)(2/2 ページ)

» 2015年04月09日 09時30分 公開
[福田昭EE Times Japan]
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回路の変更でトランジスタ数を減らす

 実際のCPUコアは、さまざまなスタンダードセルで構成されている。当然ながら、よく使われるセルと、あまり使われないセルが存在する。ARMがCortex-A9コアでスタンダードセルごとの使用率を調べたところ、全体の中で最も多く使われたのは「AOI22(2入力2出力のAND-OR-INV)」ゲートで、17.6%を占めた。次が「INV」ゲートで14%、その次が「NAND2(2入力NAND)」ゲートで12.0%を占めた。4番目に多かったのは「フリップフロップ」で、10.8%となっていた。使用率が10%を超えたのは、これら4種類のセルだけである。

 ここで重要なのは、回路の工夫によって比較的複雑なスタンダードセルのシリコン面積を減らすことである。例えば2入力1出力のOAI(OR-AND-INV)ゲートは、単純に考えるとNORとNAND、INVの組み合わせでレイアウトすることになる。このときのトランジスタ数は10個である。これを回路の変更により、6個のトランジスタで実現する。するとシリコン面積が減り、遅延時間は短くなり、配置・配線工程の作業が減る。回路レベルでトランジスタ数を減らしておくことは、性能向上とコスト削減に非常に大きな効果をもたらす。

photo CPUコアを構成する各種のスタンダードセルが占める割合。Cortex-A9コアの例(クリックで拡大) 出典:ARM
photo 2入力1出力のOAIゲートの実現方法(クリックで拡大) 出典:ARM

次回に続く

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