究極の低電圧・低消費を目指すスティープスロープFET：福田昭のデバイス通信 IEDM 2015プレビュー（9）（2/2 ページ）

パネル討論では多層配線の限界とポスト・シリコンCMOSを議論

　12月8日（火）の夜（午後8時〜午後10時）には、パネル討論のセッションが予定されている。時機を得たトピックスや技術的課題などをテーマに、数名のパネリストが意見を述べ、参加者とともに議論を深めていく。

　今回のIEDMでは、2件のパネル討論セッションが組まれている。2つのパネル討論は、別々の会議室で同時進行する。「オンチップの相互接続技術」を議論するセッションと、「CMOSのボトルネックとエマージング・デバイスによる解決の可能性」を議論するセッションがある。

　「オンチップの相互接続技術」は、相互接続技術すなわち金属配線技術がスケーリング則（縮小比例則）に従ってこなかったため、配線層を際限なく増やす悪循環に陥っているとの問題意識から始まっている。配線層の増加は、プロセスコストの増大を招く。また最下層とそれに近い配線層では微細化によってマルチパターニング技術を導入せざるを得なくなっており、このことが、プロセスコストを一層押し上げている。さらに、多層配線による消費電力が無視できなくなっているとともに、配線長の伸びによる遅延時間が速度の向上を脅かしつつある。

　パネル討論では、従来技術の延長による微細化の余地や、新規の相互接続技術の候補とその可能性などを議論する。具体的には、従来技術による層数の増加と設計技術の改良によって消費電力と遅延時間の問題をどの程度まで解決できるのか、ナノ材料に代表される新規材料による解決の道筋はあるのか、相互接続に能動素子を導入する技術や3次元集積化技術にはどのくらい期待できるのか、といった疑問を話し合っていく。

　「CMOSのボトルネックとエマージング・デバイスによる解決の可能性」は、シリコン・ベースのCMOS技術が限界に近づいているとの現状認識から出発している。シリコンCMOS技術は微細化の限界を先延ばしするために、高誘電率ゲート絶縁膜と金属ゲートの組み合わせ技術（HKMG技術）や歪みシリコン技術、FinFET技術などを導入してきた。そしてなお、CMOSの限界はすぐそこに存在し続けている。

　パネル討論では、現在のCMOS技術が直面している最も難しい課題（ボトルネック）は何であるのかを明確にする。そしてボトルネックをどのようにして解決していくかを議論する。シリコンCMOSの次を担う候補として研究されている要素技術は少なくない。カーボンナノチューブ（CNT）をはじめとする2次元の機能材料、トランジスタ動作の原理を変更することで低電圧動作を可能にするスティープスロープ・デバイス（トンネルFETと負性容量FET）、磁気あるいは電子スピンをベースとするデバイス、などが精力的に研究されている。これらの新規技術の中で最も有力な候補はどの技術なのか、新規技術はシリコンCMOSのボトルネックを本当に解決可能なのか、そもそも現在の候補技術がシリコンCMOSの次を担えるのか、といった疑問に、このセッションでは応えようとする。

パネル討論セッションのテーマと出席者（モデレータとパネリスト） （クリックで拡大）

（次回に続く）

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