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» 2016年01月12日 11時30分 UPDATE

福田昭のデバイス通信 ISSCC 2016プレビュー(7):300GHz帯で32値のQAM信号を出力するミリ波送信器 (1/2)

今回はセッション19〜21までを紹介する。セッション20では、パナソニックが発表する、300GHz帯で32値のQAM信号を出力する送信器チップに注目したい。チャンネル当たりのデータ送信速度は17.5Gビット/秒で、6チャンネルの5GHz帯域出力を備えている。

[福田昭,EE Times Japan]

ロック時間が1.2マイクロ秒の高速デジタルPLL

 前回に続き、ISSCC 2016の技術講演プレビューをお届けする。技術講演の最終日である、2016年2月3日(水曜日)午前に発表予定の講演論文のハイライトである。

 この時間帯は、セッション17からセッション22までの6本のセッションが予定されている。セッション17とセッション18は同じ会議室を使用したハーフセッションで、午前の前半がセッション17、午前の後半がセッション18というスケジュールである。残りのセッション19〜セッション22は、別々の会議室で同時に進行する。

2月3日(水)午前の講演セッション一覧 2月3日(水)午前の講演セッション一覧(クリックで拡大)

 セッション19のメインテーマは「デジタル回路」、サブテーマは「デジタルPLL」である。このセッションでは、デジタルPLLに関する2件の講演が興味深い。

 Broadcomは、モバイルSoC(System on a Chip)の動的周波数スケーリングや動的コアカウント・スケーリングなどに向けた高速デジタルPLLを提案する(講演番号19.1)。0.5GHzから9.5GHzの範囲で、ロック時間は1.2マイクロ秒と短い。ジッタは±1.25%UIにとどまる。製造技術は16nmのCMOS。

 東芝は、ドライバレスのオールデジタルPLLに向けた要素技術である、高性能TDC(Time to Digital Converter)を発表する(講演番号19.7)。シングルスロープ型A-D変換回路を採用し、1.6ピコ秒(0.27LSB)の積分非直線性誤差(INL)と、8.9ピコ秒(5.5ビット)の有効ビット数(ENOB)を得た。消費電力は360μWと低い。製造技術は65nmのCMOS。

デジタルPLLとMDLLの性能推移 デジタルPLLとMDLLの性能推移。縦軸はジッタ(rms値)と出力周波数の積、横軸は出力電力/出力周波数。2015年11月16日に東京で開催されたISSCC記者会見の資料から(クリックで拡大)
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