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» 2017年01月17日 09時30分 UPDATE

福田昭のデバイス通信(98) 高性能コンピューティングの相互接続技術(3):NVIDIAがMOSFETの比例縮小則(デナード則)を解説(後編)

後編では、修正版のデナード・スケーリングを解説する。修正版のデナード・スケーリングでは、微細化によってMOSFETの密度は2倍に増えるものの、動作速度は高くならず、消費電力は1.4倍となる。そのため、消費電力を増やさないためには、MOSFETの密度を2倍ではなく、1.4倍にとどめる必要があるのだ。

[福田昭,EE Times Japan]

修正版のデナード・スケーリングとは

 2016年12月に開催された国際学会IEDMのショートコースから、「将来のコンピュータにおける相互接続の課題(Interconnect Challenges for Future Computing)」と題するNVIDIAの講演概要をご紹介している。講演者はNVIDIAで研究担当シニア・バイスプレジデント兼チーフサイエンティストを務めるWilliam(Bill) Dally氏である。

 シリーズの第2回である前回は、MOSFETの微細化をけん引してきた古典的な「デナード・スケーリング(比例縮小則)」を説明した。今回は、修正版のデナード・スケーリングを解説する。

 なお講演だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、Dally氏の講演内容を適宜、補足している。あらかじめご了承されたい。

 前回で説明したように、「デナード・スケーリング(古典的なデナード・スケーリング)」は、高速化の維持と消費電力の増大のトレードオフ関係によって2000年代半ばに終えんを迎える。代わって「修正版のデナード・スケーリング(ポスト・デナード・スケーリング)」が、MOSFETを微細化するときの現実に近い法則となる。

微細化してもトランジスタが速くならない

 修正版のデナード・スケーリングでは、微細化によってMOSFETの密度は2倍に増えるものの、動作速度は高くならない。消費電力はどうなるか。微細化によってMOSFETのゲート容量は減少する。容量の減少によって消費電力は下がる。ただし、リーク電流抑制と性能維持のトレードオフによって電源電圧は下げられない。

 従って古典的なデナード・スケーリングとは違い、消費電力は1.4倍に増える。消費電力を増やさずに済むためには、MOSFETの密度を2倍ではなく、1.4倍にとどめる必要がある。

「修正版のデナード・スケーリング(Post Dennard Scaling)」。横軸はチップの能力、縦軸はチップの消費電力(いずれも単位面積当たり)。修正版のデナード・スケーリングでは、MOSFETの密度は2倍に増えるものの、動作速度が向上しない。出典:NVIDIA(クリックで拡大)

微細化するとともに微細化の恩恵が減少

 悲しいことに最先端の製造技術では、微細化による恩恵は修正版のデナード・スケーリングよりも少なくなっている。Dally氏が説明した現実の比例縮小は、トランジスタのレイアウトの制約によってトランジスタ数の増加は1.8倍にとどまり、消費電力は1.4倍ではなく、1.5倍に増えるというものだ。消費電力を微細化前と同じ値に維持するためには、トランジスタ数の増加は1.2倍にとどめなければならない。

最先端プロセスの比例縮小則。修正版のデナード・スケーリングよりも、微細化の恩恵が減っている。出典:NVIDIA(クリックで拡大)

(次回に続く)

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