ISS 2017で語られた半導体技術の今後（前編）：専門家が見解を披露（1/3 ページ）

米国で開催された「Industry Strategy Symposium（ISS）」（2017年1月8〜11日）では、半導体技術の今後に関する議論が幾つか展開された。ナノワイヤトランジスタやGAA（Gate All Around）トランジスタといった次世代トランジスタ技術や、増加の一途をたどる設計コストなどについて、専門家たちが見解を披露している。

「半導体の進歩は2025年まで続く」

　2017年1月8〜11日に米国カリフォルニア州で「Industry Strategy Symposium（ISS）」が開催された。半導体技術のスペシャリストは、「2020年にEUV（極端紫外線）リソグラフィが本格的に導入される見通しであることから、半導体技術の進歩は2025年まで続く」と予想した。また、市場専門家は、「2017年の半導体市場は、平均を上回る1桁台半ばの成長率で推移する」という長期予測を示した。

　ISSは、マクロ経済からナノテクノロジーまで幅広い情報を提供するイベントとして知られる。ISSの講演では差し迫ったリスクとして、膨れ上がる設計コストと、何が起きるか分からない不確定要素が多いグローバル市場の2つが挙げられた。

　技術ロードマップに関して最も楽観的な見解を示したのが、半導体市場調査会社である米国のIC Knowledgeでプレジデントを務めるScotten Jones氏だ。同氏は、現在のプロセスノードにまつわる話題を適切に理解するための“ヒント”を披露した。

　Jones氏は、「私はムーアの法則が終わったとは思わないし、洞察力に富んだ技術者もそうは思わないはずだ」と述べた。同氏は、IntelとGLOBALFOUNDRIESの両社がポスト14nmノードの適用によるコスト削減について発表したことを挙げ、「ムーアの法則を継続するには、コストを削減したトランジスタを製造するという方向性もある」と提言する。

ナノワイヤやGAAトランジスタが登場

　同氏は、「2019年後半には、トランジスタとしてはFinFETの形態を取りながら、少なくとも数ステップにEUVを導入し、5nmプロセスでの製造が開始されるだろう」と予想している。5nm以降の世代については、「水平ナノワイヤに移行する3.5nmプロセスが、伝統的な微細化の最後の世代になるだろう」と述べている。

　Jones氏はこのように予想する一方で、プロセスモデリングを手掛けるCoventorが実施したシミュレーションを引用して、「2025年には、n型およびp型ナノワイヤを積層した2.5nm世代によって集積密度が60〜70％増加すると予想される」とも述べている。

　GLOBALFOUNDRIESの主任技術者であるGary Patton氏も、楽観的な見解を示す講演を行った。同氏は、「2020年ごろには半導体構造が原子レベルに達して微細化の限界を迎えるため、半導体メーカーはゲートオールアラウンド（GAA）トランジスタに移行すると予想される」と述べている（関連記事：ARMから見た7nm CMOS時代のCPU設計（14）〜次々世代の異次元トランジスタ）。

　「ムーアの法則が終わりに近づいていると見方があるのは事実だが、われわれは常に、前進する方法を模索している」とPatton氏は述べている。

メーカー間のプロセス開発競争が激化か

　Jones氏は、「短期的には、半導体メーカー間の接戦が繰り広げられることになるだろう」と述べている。

　同氏は下のグラフを使って、2015年後半にTSMCがSamsung Electronicsから首位を奪ったことを説明した。その前年には、SamsungがIntelから首位を奪っている。Intelは2017年前半に、10nmプロセスで再び首位を奪還すると予想される。だが、2018年には、GLOBALFOUNDRIESが7nmで首位に躍り出ると予想される。

2020年までのプロセス予測 出典：ISS