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» 2017年02月07日 15時30分 UPDATE

電子機器設計の課題解決に貢献?:AIを設計の向上に活用するプロジェクト、米で始動

米国で、人工知能(AI)を電子機器設計に活用することで、設計における課題解決や設計スピードの向上を図るための取り組みが始まっている。

[Rick Merritt,EE Times]

AIが機器設計の課題解決に役立つ?

 機械学習(マシンラーニング)は、電子機器の設計における課題を解消できるだろうか。9社の企業と3つの大学が参加する「Center for Advanced Electronics through Machine Learning(CAEML)」が、この問いに応えるべく調査研究を開始した。この研究は、新たな技術の活用に向けて業界が実施する取り組みの一環である。

 CAEMLのディレクタを務めるElyse Rosenbaum氏は、「この研究は、(多くの技術と同様に)とある日の午後、コーヒーショップでの会話をきっかけに始まった」と話す。

 Rosenbaum氏は、2017年1月31日〜2月2日に米国カリフォルニア州サンタクララで開催された電子機器設計技術の学会「DesignCon 2017」で行われた「Machine Learning and its Application in Electronic Design(電子機器の設計における機械学習の活用)」と題するパネルディスカッションの中で、「われわれは共通の問題を抱えていた。同僚たちはそれぞれ異なるアプリケーションの開発に取り組んでいたが、エレクトロマイグレーションと回路領域を結ぶビヘイビアモデルが必要であるのに、その作成方法が分からないという点で意見が一致した」と述べた。

 同氏は、「われわれは、ある特定の問題のために資金を集めることはできないと分かっていた。そこで、あらゆる問題の解決に向けて、電子機器での使用に適したさまざまな機械学習技術やアルゴリズムを大学と共同で調査研究することにした」と説明した。

 この取り組みは、米国立科学財団(NSF:National Science Foundation)の他、Analog Devices、Cadence Design Systems、Cisco Systems、Hewlett-Packard Enterprise(HPE)、IBM、NVIDIA、Qualcomm、Samsung Electronics、Xilinxの9社からの支援を得ることができた。CAMALは、 University of Illinois at Urbana-Champaign(イリノイ大学アーバナシャンペーン校)とNorth Carolina State University(NCSU:ノースカロライナ州立大学)、Georgia Institute of Technology(ジョージア工科大学)で共同開催している。

 同グループはこれまでに、高速インターコネクト、電源供給、システムレベルの静電放電(ESD)、IP(Intellectual Property)コアの再利用、設計ルールのチェックといった関心の高い分野の絞り込みを行ったという。Rosenbaum氏の研究チームは、再帰型ニューラルネットワークを利用した、回路のESD特性のモデリングについて研究している。同研究を活用して、システムの初期認定試験の合格率を上げたい考えだという。

 Rosenbaum氏は、「電源供給ネットワークによって変化するESD特性や、プロセッサ内のマルチコア接続など、既存の技術では不可能だった現象のモデリングを行いたい」としている。

 同研究における課題の1つは、物理的に有効な出力に対するニューラルネットワークの予測を限定する方法を見つけることだという。研究者は、訓練データの取得から候補モデルの選択、モデルの訓練、導き出された結果の評価までの機械学習処理における各ステップを慎重に構築する必要がある。

 Rosenbaum氏は、「通常われわれが作成するのは、ほとんどが予想値を出力する識別モデルである。一方、機械学習では、入力と出力の間の確率を出す生成モデルを作成する。これは、半導体の製造のばらつきのような統計的な問題に役立つ」と説明している。

 HPEのストレージ部門に所属する有能な技術者であるChris Cheng氏は、機械学習を適用したい分野の例として、マシンラーニングを使うクラウドサービスによるチャンネル分析や、ニューラルネットワークを組み込むことで、イコライゼーション技術を動的に学習するオシロスコープなどを挙げた。

 Cadenceは、チップ設計における複雑な課題を解決するために、マシンラーニングを使おうとしている。また、NCSUの教授によると、同大学のある生徒は、マシンラーニングを使うことで、チップの配線に関わる設計のイテレーションを20回から4回に減らしたという。

【翻訳:滝本麻貴、編集:EE Times Japan】

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