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» 2018年01月11日 10時30分 公開

福田昭のデバイス通信(130) 2月開催予定のISSCC 2018をプレビュー(6):ISSCC技術講演の2日目午後ハイライト(その1)、深層学習の高速実行エンジンと超低消費電力のA-D変換器チップ (2/2)

[福田昭,EE Times Japan]
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有効ビット数が15ビットで消費電力が4.5μWと極めて小さなA-D変換器チップ

 セッション14の「高分解能のアナログデジタル変換(A-D変換)器」では、超低消費電力のAD変換器と超高分解能のA-D変換器が登場する。

 UCLA(University of California, Los Angeles)は、有効ビット数(ENOB: Effective Number Of Bits)が15.2ビットと高く、消費電力が4.5μW(帯域幅は5kHz)と極めて低いAD変換器チップを開発した(講演番号14.2)。生体神経の信号計測用である。変換方式は容量結合の連続時間ΔΣ(デルタシグマ)変調方式。製造技術は40nmのCMOSプロセスである。

 Analog Devicesは、積分非直線性誤差(INL: Integral Non Linearity)が0.3ppmと極めて小さく、分解能が20ビットと高いAD変換器チップを発表する(講演番号14.7)。変換方式はパイプラインSAR(Successive Approximation Register)型。サンプリング速度は1Mサンプル/秒である。バックグラウンドでキャリブレーションを実行することで歪みを低く抑えた。SNDR(Signal-to-Noise and Distortion Ratio)は101.5dB。製造技術は180nmのCMOSプロセスである。

2月13日(火曜日)午後の注目講演(その2)。セッション14の発表から(クリックで拡大)

(次回に続く)

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