特集
» 2018年01月29日 12時00分 公開

ファウンドリー各社の動向:7nmプロセスの開発が加速、EUVの導入も現実的に (2/2)

[Rick Merritt,EE Times]
前のページへ 1|2       

ファウンドリー各社の7nmプロセス開発状況

 Jones氏の話で最も興味深かった点が、10nm、7nm、5nmプロセスの詳細な分析だ。TSMCは現在、既存の光学ステッパーを用いて、7nmプロセスを適用したチップの量産体制の構築を進めている。GLOBALFOUNDRIESも、同様のプロセスを2018年後半にも強化する計画だ。

 両社は2019年初めにEUVを用いて第2世代の7nmプロセスを増強し、コンタクトやビアにEUVリソグラフィを導入する計画だ。これにより、レイヤー数は15から5に低減できるとする。このプロセスでは微細化はされないが、サイクルタイムを短縮するという。さらに、ペリクルも不要である。

 GLOBALFOUNDRIESは2017年6月、2019年にEUVリソグラフィを7nmプロセスに導入する計画を発表した。IC KnowledgeのJones氏は、「TSMCも顧客に対し、同様の取り組みを計画していることを非公式に伝えた」と述べた。

 半導体メーカーは恐らく、目標とする20mJ/cm2よりも大きい露光量である30mJ/cm2のレジストを用いる必要があるだろう。また、電子ビームシステムを用いてマスクの欠陥を検査するようになるとみられる。

 コンタクトとビアにEUVリソグラフィを適用する他、GLOBALFOUNDRIES、Samsung、TSMCは、1xのメタル層を作るためにペリクルを備えたEUVシステムを使う、7nmプロセスの開発を計画している。このプロセスにより、レイヤー数が23から9に削減されるとしている。

Jones氏は、2020年までに実現されるとみられる10nm、7nm、5nmの各プロセスにおけるバリエーションを示した 出典:IC Knowledge(クリックで拡大)

 こうした手法は、Samsungが2019年に発表する予定の7nmプロセス「7LPP」に導入するものである。TSMCの7nmプロセスは「7FF+」と呼ばれていて、2019年半ばに立ち上がる予定だ。それに続き、2019年後半にはGLOBALFOUNDRIESが7nmプロセス「7LP+」を発表する予定となっている。

 Jones氏によると、現在Intelが光学ステッパーを用いて立ち上げ中の10nmプロセスは、Intelのライバル各社が最先端の7nmプロセスと同等のトランジスタ密度を実現できるという。Jones氏は、Intelが2019年には、EUVリソグラフィを導入した10nm以降のプロセスにアップグレードしてくると見込んでいる。

 SamsungとTSMCは、2019年末までに利用可能になるであろう5nmプロセスについても既に言及している。

 ASMLのJenkins氏は、ASMLが高い開口数に対応する次世代のEUVシステムに向けた光学設計を完成させたと述べた。全体的に非常に優れた設計に仕上がっているという。同社は2016年末、2024年に量産をスタートするシステムに関する計画を発表した。

【翻訳:青山麻由子、編集:EE Times Japan】

原文へのリンク

前のページへ 1|2       

Copyright © ITmedia, Inc. All Rights Reserved.

RSSフィード

All material on this site Copyright © ITmedia, Inc. All Rights Reserved.
This site contains articles under license from UBM Electronics, a division of United Business Media LLC.