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» 2018年05月10日 11時30分 公開

新パッケージング技術の開発も:TSMCがロードマップを発表、EUV導入は19年前半 (1/2)

TSMCは、7nmプロセスの量産を開始し、さらにEUV(極端紫外線)リソグラフィを導入したバージョンの生産を2019年前半にも開始する計画も発表した。さらに、同社は5nmノードに関する計画も明らかにした。

[Rick Merritt,EE Times]

EUV適用の7nmプロセス、2019年にも量産開始へ

 TSMCは、7nmプロセスの量産を開始したこと、そしてEUV(極端紫外線)リソグラフィを導入したバージョンの生産を2019年前半にも開始する計画だということを発表した。さらに、同社は5nmノードに関する計画も明らかにした他、6つの新たなパッケージングオプションを発表した。複数の事業戦略を一度に動かすというTSMCの方針は、変わっていないようだ。

 一方でTSMCは、主力のプロセスとなる22nmおよび12nmノードにおける消費電力とリークの低減にも注力しつつ、組み込みメモリや、次世代トランジスタの構造および材料についても研究を進めている。

 TSMCの2018年におけるウエハー処理計画は1200万枚で、研究開発(R&D)費と設備投資額の両方を増額する方針だ。さらに、同社は中国・南京で16nm FinFETチップの生産を開始している。中国で同チップが生産されるのは初めてのことなので、これは大きな動きだといえるだろう。

 TSMCは既に7nmチップを量産しており、2018年にはさらに50件以上のテープアウトを計画している。同社は現在、CPU、GPU、AI(人工知能)用アクセラレータ、暗号通貨マイニング用ASIC、ネットワーク用チップ、ゲーム用チップ、5G(第5世代移動通信)向けチップ、自動車向けチップを生産している。

 7nmを用いると、16nm(「16FF+」)に比べ処理速度が35%高まり、消費電力は65%減少し、ゲート密度は3倍に向上する。一方で、EUVを用いた7nmプロセス「N7+」では、消費電力は10%減にとどまり、処理速度もそれほど向上しないようだ。

 TSMCは、シリコンでの検証も既に行っているが、28G〜112GbpsのSerDesや、組み込みFPGA、HBM2、DDR5 DRAMといった主要なIP(Intellectual Property)ブロックの準備が整うのは、2018年後半もしくは2019年初めになる見込みだという。

 N7+向けに認定を完了したEDAツールは、2018年8月までに利用可能になるという。一方、N7+を用いた256MビットSRAMの試作品の歩留まりは、(EUVを用いていない)7nmと同等レベルだとしている。

2019年前半には5nmのリスク生産も

 TSMCは今後の予定として、2019年前半に5nmプロセスのリスク生産を開始し、モバイルおよびHPC(ハイパフォーマンスコンピューティング)チップにターゲットを絞っていく考えであることを明らかにした。

 5nmプロセスは、EUVを使用していない7nmプロセス技術と比べ、1.8倍の高密度化が可能だという。ただし、低消費電力化については最大20%減、高速化も約15%にとどまる見込みだ。ELTV(Extremely Low Threshold Voltage)を採用すれば、25%の高速化を実現できるとみられているが、TSMCはこの件に関する詳細をまだ明らかにしていない。

 米国の市場調査会社であるThe Linley GroupのアナリストであるMike Demler氏は、「EUVを使用しなければ、旧世代と同程度の微細化によるメリットを実現することは不可能だ。TSMCはN7+において、N7(7nm FinFET)に対して20%の微細化を達成できると主張している。従来のようなムーアの法則に沿った微細化を実現するには、EUVは不可欠となる」と述べている。

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