日立、演算規模が可変なCMOSアニーリングマシンを開発：2018年8月よりサービス公開

　日立製作所は2018年6月15日、解くべき問題に対応して演算規模をスケーラブルに構成できる世界最大規模のCMOSアニーリングマシンを開発し、同年8月よりパートナー向けにクラウドサービスとして公開すると発表した。

　従来技術のマシンでは、搭載するCMOSアニーリングチップを問題規模に応じて都度設計、開発する必要があり演算規模の拡張に制約があった。今回発表したマシンでは、複数のチップ同士を相互接続するネットワークを新たに採用したことで、演算規模をスケーラブルに拡張することができる。

世界最大規模となる10万2400パラメーターの問題に対応が可能

　同社は、膨大な計算量が必要な「組合せ最適化問題」を実用的な時間内で処理することができるコンピュータの開発を進めており、CMOSアニーリングマシンはその一環として開発されている。

　このマシンは、磁性体のスピンのふるまいを表現するモデルである「イジングモデル」の動作をCMOSで模擬し、解くべき問題をイジングモデルに変換することで演算を処理する。組合せ最適化の探索には、目的関数を熱ゆらぎによって確率的に遷移させ最適解を導出する「シミュレーテッドアニーリング」が用いており、これらをハードウェア的に実装することでCMOSアニーリングチップを開発した。

左：イジングモデルの模式図　右：シミュレーテッドアニーリングの概念 出典：日立製作所

　同社では2015年2月に、2万480パラメーターの問題に対応したCMOSアニーリングチップの試作を発表していた。このチップはASICに組み込まれており、イジングモデルのスピン個数や結合強さなどが可変ではないため、対応できる問題に限りがあった。これを受け2016年11月に、同社はFPGAによってCMOSアニーリングチップを開発したが、増加する問題規模に応じて都度チップ設計を行うことは期間やコスト面から困難であるため、スケーラブルに拡張できることが求められていた。

　今回、同社はXilinx製UltraScaleファミリーのFPGAにCMOSアニーリングチップを実装し、チップ同士を相互に接続するネットワークを採用することで、解くべき問題規模に応じてチップ個数を拡張し、スケーラブルに構成可能なCMOSアニーリングマシンを開発した。

　チップ間の接続では、高速に変化するパラメーターの値を隣接するチップに送受信する必要があるが、多数のチップを接続した場合にも通信量が急増しないことが求められる。同社は、チップのネットワーク構造にメッシュ型を採用し、全結合型と比較して省電力かつ低コストに大規模化することを可能とした。

　同技術により25個のチップを接続することで、10万2400パラメーターの問題に対応できる「世界最大規模」（同社調べ）のCMOSアニーリングマシンを開発。このマシンを用いて、都市交通の最短経路探索と混雑位置を避けるための車両経路制御のシミュレーションを行った。このマシンでは、従来マシンから25倍の面積に相当する約5km四方のエリアを扱うことができ、1台あたりの最短経路探索を数ミリ秒で処理したという。

約5km四方のエリアにおける都市交通最適化シミュレーションの実行例（クリックで拡大） 出典：日立製作所
縦横160本ずつの道路からなる道路網で2000台の車が交差点の端から端までランダムに移動するシミュレーションで、移動経路の最適化によって混雑箇所を示す赤い点が減少している

　同社は、今回開発したCMOSアニーリングマシンを2018年8月より一般企業や大学、研究機関などのパートナー向けにクラウドサービスとして公開する予定だ。また、チップやマシン単体での提供は予定していないとするが、「アプリケーション開発やそれを支えるハードウェア技術の開発も含めて、最終的には2020年の実用化を目指す」（同社担当者）とした。