Intel、10nmプロセスでは新技術は導入せず：「ISSCC 2016」で“ポストCMOS”を語る

10nmプロセスでは、新技術は採用しない

　Holt氏は、「Intelは、10nmプロセス技術において新技術を採用するつもりはない。当社は現在、次世代プロセッサの試作において10nmプロセスの適用を進めているところだ。エンジニアは一般的に、可能な限りCMOS技術を使い続けようとする。長期的な視点で見ると、半導体チップには、既存のCMOS技術と他のさまざまな技術とを組み合わせた、“ハイブリッド型”の技術が適用されることになるだろう」と主張する。

　同氏は、「同じウエハー上にCMOSトランジスタと、さまざまなメリットを実現する他の機能を最適化して作り込むといったような、“融合型”の工程が採用されるのではないだろうか」と述べる。

　また同氏は、半導体業界が今後10年の間に新たな道を切り開いていくことができるよう、大規模な研究開発の取り組みが行われていることについて、前向きに評価している。

　さらに、「どのポストCMOS技術が最も優れていて、最初に採用されることになるのかは不明だ。しかし、選択肢が広がっていることから、今後数年の間にさまざまなチャンスがもたらされ、製造に不可欠な飛躍的進歩が実現するだろう。いかにして最適な製造手法を見つけ出すかが、今後の課題だ」と語った。

ポストCMOSの最大の課題は、動作速度か

　今のところ、ポストCMOSとされている代替技術は全て、最大の懸念事項である消費電力の低減を実現することが可能である。一方で最大の問題は、CMOS回路と比べて動作速度が大幅に低下するという点だ。

ポストCMOS技術の候補。これらは、低消費電力化は実現できるが、本質的に動作速度が遅いというデメリットもある 出典：Intel（ISSCC 2016の資料より）

　Holt氏はこの問題について、差し迫った電力需要に対応するためにバイポーラ技術からCMOS技術へと移行した当時も、新たな複雑性が生じたことを、一例として取り上げている。

　同氏は、「半導体業界は今後も、トランジスタ当たりの消費電力とコストの削減に注力していく必要がある。業界ではこれまでに、トランジスタ当たりのコストを30％削減してきたが、Intelは22／14nmプロセス技術において、それをわずかに上回るコスト削減に成功した。過去数世代における新しいプロセス技術の開発コストが、従来の10％増から、30％にまで増加したという事実にもかかわらずだ」と繰り返し主張した。

【翻訳：田中留美、編集：EE Times Japan】