不揮発メモリーが咲き誇る、VLSI 2009が開催

　2009年6月15～18日に京都で開催された「2009 Symposia on VLSI Technology and Circuits」では、不揮発メモリーなど多数の技術が発表された（図1）。例えば、NECなどはシステムLSI搭載に向けた書き込み電流の小さいMRAM（Magnetoresistive RAM）素子を試作した。韓国Samsung Electronics社は、PRAM（Phase change RAM）の4値化に成功した。東芝は128MビットのFeRAM（Ferroelectric RAM）のセル構造を発表した。東京大学などは1トランジスタ型の強誘電体メモリーを含む回路を提案した。ここでは不揮発メモリーについて2つ、アナログ技術について1つ、注目技術を取り上げる。
 

MRAMを低消費電力化

　NECとNECエレクトロニクスは、システムLSI内に集積するSRAMやフラッシュ・メモリーをそれぞれMRAMで置き換えるほか、論理回路のレジスタ部を不揮発化した全不揮発システムLSIを目指している。目的は低消費電力化だ。そのための開発目標は、従来のシステムLSI上の混載メモリーと比べて記憶容量と動作周波数が高く、製造コストを低くすることである。

　今回は、ダイ上に4Kビットのメモリー・セル・アレイを9つ形成した。素子幅は100nmである。このとき、500MHz動作に相当する50m/秒という磁壁移動速度を確認した。低消費電力化のために、書き込み電流を既存のメモリー素子と同等の0.2mAまで減らしながら、メモリーとしての安定性の指標となる保持磁界の強さを500Oe（エルステッド：1A/mは4π×10^－3Oe）前後まで高め、連続動作を確認したことも成果である。

　一般にMRAMセルの記憶部分には、トンネル磁気抵抗膜（TMR）を2枚の強磁性体膜で挟んだMTJ素子を置く。強磁性体膜のうち1枚の磁化の向きを変化しないよう固定しておき（固定層）、もう1枚（自由層）の磁化の向きを制御することで、両者の磁化の方向の関係を平行（低抵抗）にしたり、反平行（高抵抗）にしたりする。これら2つの状態に応じて3つの膜を貫く方向のトンネル電流の大きさが変わり、メモリー素子として働く。

　NECのセルも3層構成を採るが、自由層全体の磁化の向きを反転させるわけではない。自由層は水平方向に細長く、磁化の向きが互いに逆の2つの磁石が両端に固定されている。自由層は水平方向に2つの磁区に分かれ、境目に磁壁が形成される。磁壁の水平方向の移動を制御することで、自由層の磁化の向きを変える。

　磁壁の移動速度を高め、書き込み電流を低くするために、自由層の磁性材料を従来のNiFe（ニッケル鉄）からCoNi（コバルト・ニッケル）の多層膜に変更した。「Co層とNi層をスパッタ法でそれぞれ垂直に数層、合計数nm厚に積み重ね、単純な層構造よりも性能の高い超格子を形成した」（NECデバイスプラットフォーム研究所で研究統括マネージャーを務める笠井直紀氏）。同時に、磁化の向きを、水平磁化より微細化に適した垂直磁化に切り替えた。今後1年程度でセルを12F²まで微細化する予定だ。微細化後は「SRAMをMRAMで置き換えると、チップ上の面積が1/2になる。フラッシュ・メモリーに比べるとMRAMセルは大きいが、20Vという高い電圧を扱わなくてもよいため、小型化に向く」（同氏）。

SSD向けに強誘電体利用

　強誘電体メモリーを使ってSSDの課題を解決しようという発表もあった。現在、ハードディスク装置（HDD）の置き換えを狙って活発に開発が進められているものの、SSDにはランダム・データの書き込み速度がシリアル書き込みに比べて低いことや、データの書き換え回数に制限があるといった課題がある。

　現在のSSDではこの課題を解決することを狙って、NAND型フラッシュ・メモリーの最小書き込み単位（ページ）に達するまで書き込みデータを保持しておくバッファ（ページ・バッファ）を集積している。ただし、現在はページ・バッファに揮発性メモリー（SRAM）を利用しており、電力を供給し続けなければデータを保持できない。従って、フラッシュ・メモリー・セルにデータを書き込む前に電源が遮断されると、データが失われてしまうという問題があった。

　そこで、東京大学大学院工学系研究科電気系工学専攻の准教授である竹内健氏と、産業技術総合研究所エレクトロニクス研究部門フロンティアデバイスグループでグループ長を務める酒井滋樹氏の研究グループは、強誘電体メモリーを利用した不揮発性ページ・バッファを開発した（図1）。不揮発性である強誘電体メモリーをページ・バッファに追加すれば、電源が遮断されてもデータを保持できるというのが同グループのアイデアである。

　採用した強誘電体メモリーは、1つの強誘電体トランジスタで1ビットのデータを保持する1トランジスタ（1T）型である。ゲート電極とSi（シリコン）基板の間にある、Si上にHfAlO膜とSrBi₂Ta₂O₉膜を積層した強誘電体膜の分極状態をデータ保持に使うため、不揮発メモリーとして動作する。この強誘電体メモリーとn型MOS FETを組み合わせて、電源遮断時にSRAMから強誘電体メモリーにデータを退避させる不揮発性ラッチ回路を構成した。「従来のページ・バッファに追加するトランジスタは2つで済み、全体に占めるチップ面積の増加割合は1％とごくわずか」（竹内氏）。

　強誘電体トランジスタを扱う難しさについて、産業技術総合研究所の酒井氏は、製造プロセスがこれまでと大きく異なることを挙げた。「（1T型）強誘電体メモリーとn型MOS FETを1つのチップに集積したのは、われわれの研究グループが業界初ではないだろうか。強誘電体メモリーと集積するn型MOS FETのゲート絶縁膜には、通常使うSiO₂（二酸化ケイ素）ではなく高誘電体材料を使った」（同氏）。

　同研究グループでは従来から強誘電体トランジスタをSSDに活用することを目指した研究を進めており、2008年5月にはメモリー・セルに強誘電体トランジスタを使ったNAND型フラッシュ・メモリーの動作を検証したことを発表している。ページ・バッファを新たに開発したことで、強誘電体メモリーを使った次世代SSDの実現に一歩近づいたことになる。

アナログ回路の微細化も

　NECエレクトロニクスは、アナログ回路の微細化に伴って発生するさまざまな課題の解決に向けた、新たな回路アーキテクチャを開発した。

　一般にデジタル回路では製造プロセスを微細化するのに伴って消費電力の削減や集積度の向上といった多くのメリットが得られるものの、アナログ回路はそううまくいかない。デジタル回路と異なり中間値を扱うため温度変化に対して特性がばらついたり、素子ごとの特性ばらつき（製造ばらつき）によって出力精度が低下してしまったりするからだ。これでは、微細化によるコスト削減が図れない。「これまで、アナログ回路の製造プロセスの微細化と、高い出力精度の両立が課題だった」（同社）。

　開発した回路アーキテクチャでは、特性ばらつきの抑制に向けて、例えばA-D変換器といったメインのアナログ回路に、出力補正回路を付け加えた。特性ばらつきを補正する技術はこれまでにもあったものの、これに比べて「メインのアナログ回路を停止することなく動作させながらバックグラウンド補正できることや、すべての機能を小さい面積に集積可能で、補正用信号源を別途用意する必要がないことが特徴である」（同社）という。実際に、分解能が6ビットで最大サンプリング周波数が2.7GHzのA-D変換器を90nm世代の製造プロセスで試作したところ、チップ面積は0.36mm2、消費電力は50mWだった。1変換当たりの消費エネルギ（FOM：Figure of Merit）に換算すると0.47pJで、従来の半分程度に削減できたことになる。

　特性ばらつきを抑える基本的なアイデアは、出力を平均化処理することにより、特性ばらつきを分散させるというものである。試作したA-D変換器はフラッシュ方式で、この方式では例えば分解能が6ビットのときは64（26）個のコンパレータを使う。同社の方式では、同じA-D変換器を2つ用意しておき、それぞれのコンパレータ出力を比較する。その上で、比較結果を基に、それぞれのコンパレータの特性（しきい値）を調整する仕組みを用意した。これが平均化処理である。ただし、これでは不十分なので、比較対象となるコンパレータを、スイッチで切り替える仕組みを盛り込んだ。あるアルゴリズムに従って、比較対象を隣のコンパレータに変えたり変えなかったりする。同社は、開発したアーキテクチャをまずは、40nm世代のシステムLSIに組み込む予定である。