強誘電体SRAMやスピンMOS FETが開発、新材料や新機構で微細化限界打ち破る（前編）
しきい値電圧Vthが自動的に変わることが特長だ。
上図が強誘電体を使ったNAND型フラッシュ・メモリーの構造で、下図右が強誘電体SRAMの回路図である。回路構成そのものは、従来のSRAMと何ら変わらない。東京大学の竹内氏の研究グループでは、強誘電体NAND型フラッシュ・メモリーの開発を手掛けていたが、新たにSRAMにも展開した。強誘電体SRAMでは、NAND型フラッシュ・メモリーとは異なり、強誘電体膜を薄くすることで、分極方向を変化させやすくする。
Si基板にHfAlO膜とSrBi2Ta2O9膜を積層した。強誘電体材料は、産業技術総合研究所エレクトロニクス研究部門フロンティアデバイスグループが開発したもの。
上図は、しきい値が高くなる場合における、強誘電体膜の分極の様子。下図は、しきい値が低くなる場合における強誘電体膜の分極の様子である。ゲート電圧に応じて分極の方向が変わることで、チャネルの電子数が変わり、しきい値電圧Vthが変化する。
図中の上図左側が従来のSRAMの静的雑音余裕（SNM）、右側が強誘電体SRAMのSNMの様子である。SNMが広がるように、しきい値電圧が変化する。
SRAMを安定に動作させつつ、電源電圧を0.11V引き下げられる。これによって、動作時消費電力を32％削減可能だとする。
半導体チップの「微細化限界の次」を見据えた研究開発が進んでいる。「現在、製品レベルで30nm～40nm世代にまで製造プロセスが進んでいる。そろそろ微細化の限界がくるだろう」（東芝研究開発センターのLSI基盤技術ラボラトリーで研究主幹を務める斉藤好昭氏）。
微細化に限界が生じる理由の1つが、電源電圧にある。一般に、微細化を推し進めるには、半導体チップを構成するトランジスタ素子（MOS FET）の電源電圧も引き下げる必要がある。電源電圧を下げることで、微細化に伴って増大する一方の待機時と動作時の消費電力を削減できるからだ。
ところが現実には、電源電圧をこれ以上引き下げるのは、そう簡単ではない。MOS FETのしきい値電圧をこれ以上引き下げるのが難しいことに加えて、微細化に伴ってしきい値電圧のばらつきが増大することが原因だ。「電源電圧は、量産レベルで1.2V、研究開発レベルで1.0Vで止まってしまっている状況だ」（東京大学大学院工学系研究科電気系工学専攻の竹内健氏）という。現在、各企業は製造プロセスの改善を続けているものの、現在のプレーナ型MOS FETの微細化にはいずれ、物理現象に起因した避けられない限界が訪れる。
現在、上記の問題の解決に向けて、Si（シリコン）以外の新たな材料や、新たな動作機構を採用することで、先が見えつつある微細化の限界を引き延ばそう、または乗り越えていこうという研究開発が進められている。
例えば、東京大学の竹内氏の研究グループは、強誘電体材料をゲート電極に使ったSRAM（強誘電体SRAM）を試作し、電源電圧（駆動電圧）を0.5Vにまで引き下げても安定して動作する見通しをつけた（図1）。
また東芝は、電子のスピン方向の差異を動作制御に使ったMOS FET（スピンMOS FET）を開発した。従来と動作機構が大きく異なるスピンMOS FETならば、微細化に伴って電気抵抗やリーク電流が増えてしまうという物理から逃れられるとする。
いずれも、2009年12月7～9日に米国メリーランド州ボルチモアで開催された半導体素子の国際学会「2009 IEEE International Electron Devices Meeting（IEDM 2009）」で発表した＊1）、＊2）。
ゲート電極に薄い強誘電体膜を利用
東京大学の竹内氏の研究グループでは、新材料を使ってプレーナ型MOS FETの物理限界を引き延ばす試みの第1弾として、強誘電体SRAMの開発に取り組んだ（図2）。
一般に、電源電圧を引き下げるとMOS FETのしきい値電圧Vthのばらつきに対するSRAMの動作安定度が下がってしまう。「High」と出力すべきときに、「Low」と出力する動作誤りの可能性が高まる。SRAMを安定動作させるには、しきい値電圧Vthのばらつきに対する動作マージンを広げる必要があり、これを新材料の採用で実現しようというのが基本的な考え方だ。
SRAMを構成するMOS FETの数を増やすなど、回路構成を複雑にすることで動作マージンを広げることも可能だが、チップ面積が増大してしまう。強誘電体SRAMでは、SRAMを構成するMOS FETの数や回路構成、面積は、従来と何ら変わらない。
SRAMに注目した理由について同氏は、「システムLSIの回路ブロックのうち、SRAMが最も低電源電圧化が難しい。シンボリックなデバイスとしてSRAMに注目した」と説明した。世界全体を見渡すと、Si材料を使った一般的なロジック回路に、新材料を組み合わせた「エマージング・デバイス」の研究開発が非常に盛り上がりつつあるという。
しきい値電圧がSRAMの安定度高めるように動的変化
強誘電体をゲート電極に使うことで得られる最大の利点は、データの書き込みや読み出し、スタンバイといったSRAMの各動作が安定するように、MOS FETのしきい値電圧Vthが自動的に変わる点である。ゲート電極に印加する電圧が「High」または「Low」という状態に応じて強誘電体の分極状態が変わり、結果、しきい値Vthが0.1V程度変わる（図3）。
仮に、n型MOS FETの場合にゲート電極が0.5V（High）のとき、p型ウエハーのグラウンド電圧が0V（Low）だとする。このとき、強誘電体中では、ゲート電極側に負電荷が帯電するように、一方のチャネル側には正電荷が帯電するように分極する。結果、チャネル中には負電荷が引き寄せられ、しきい値電圧Vthが下がるという仕組みである（図4）。
これまで、基板にバイアス電圧を印加することで、基板上のMOS FET全体のしきい値電圧を変える試みはあった＊3）。ただ今回のように、MOS FETのそれぞれのしきい値が変わるデバイスは、従来のSi材料のみを使ったMOS FETでは現実的ではない。強誘電体という新材料を使ったからこそ、なしえたことなのである。
Vwindowが30mVから137mVへ
以上のように、しきい値電圧Vthが変わる効果は顕著である。例えば、p型MOS FETがオンするときにはVthが下がってオンしやすいようになり、n型MOS FETがオフするときにはVthが上がってオフしやすいようになるからだ。「単純な構造だけれど、SRAMの動作が安定するように、すべてのつじつまが合っている」（竹内氏）。
この結果、SRAMの動作安定性を示す静的雑音余裕（SNM：Static Noise Margin）や、しきい値電圧のばらつきの許容値（Vwindow）を大きく高められる。これは、電源電圧を今よりも引き下げた場合でも、安定して動作させられることを意味する（図5）。
竹内氏の研究グループでは、計算機シミュレーションと実際に試作した強誘電体SRAMセルを使って、強誘電体SRAMの動作を解析した。しきい値電圧Vthの変化幅が0.1Vで、電源電圧が0.5Vの条件のとき、Vwindowは30mVから137mVに広がった。これは、電源電圧をおよそ0.11V下げられることを意味し、これに伴って動作時消費電力を32％削減可能だとする（図6）。
「現在、材料はそのままに製造プロセスを改善することで、Vwindowを100mVから110mVへ広げることに各メーカーがしのぎを削っている。ゲートの材料を変えるだけで、Vwindowが劇的に変わる意義は大きい。電源電圧が現状の1.2Vの場合は、今回の技術のインパクトは薄いかもしれないが、電源電圧を0.4Vや0.5Vにまで下げる必要に迫られたとき、生きてくる」（竹内氏）。例えば、電源電圧が0.5VのときのSNMは、0.12Vから0.19Vに広がる。
さらに、リーク電流の抑制や動作速度の高速化にも効果があるとする。試作したSRAMセルで実測したところ、しきい値電圧を0.1V幅で変えることで、リーク電流を42％削減可能であることを確認した。
後編「スピンMOS FETの基本動作を初めて実証」につづく。
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