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» 2013年06月14日 13時08分 公開

メモリ/ストレージ技術:DRAM各社のプロセスを比較、さらなる微細化は可能か (2/2)

[Jeongdong Choe,TechInsights]
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ストレージキャパシタの微細化

 ストレージキャパシタでは、3Xnm世代のセルの鍵になるのは、ZrO2の間に挟み込む、非常に薄いAl2O3の層だ。4社とも同様のマルチレイヤースタックを採用している。このマルチレイヤースタックは、ZAZ TITと呼ばれるもので、TiN/ZrO2/Al2O3/ZrO2/TiNの層から成る*1)

*1)TiN(窒化チタン)、ZrO2(酸化亜鉛)、Al2O3(酸化アルミニウム)


各社のメモリセルのプレート/絶縁体の構造

 薄膜のAl2O3層は、リーク電流を抑えるために、ZrO2の間に挟まれている。

 3次元のシリンダ型キャパシタの絶縁体の厚さは、さらなる微細化におけるもう1つの課題だ。3XnmのDRAMセルの多くは、厚さ7〜9nmのマルチレイヤー絶縁体を用いている。将来的に1XnmクラスまでDRAMのセルアーキテクチャを微細化するには、これよりもさらに薄くすることが必須となるだろう。

 Micron/Nanya以外のメーカーは、TiNプレートの上にSiGe(シリコンゲルマニウム)層がある。Micron/Nanyaは、SiGeではなくタングステン(W)層を形成している。SK-Hynixは、二重層にしたポリSiプラグをドレイン領域のストレージノードに接続している。一方のエルピーダは、二重層のタングステン/TiNとポリSiプラグを用いている。

 埋め込みワード線を採用したSDRAMの多くは、アレイ領域にトリプルウェルを用いている。トリプルウェルとは、p型基板上に設けたNウェルの上に、Pウェルを形成したものである。

 しかし、Micron/Nanyaの31nm SDRAMセルアレイは、4重のウェル(quadruple well)の構造を持つ。これは、n型基板にドープしたPウェルの上にNウェルを、さらにその上に浅いPウェルを形成したものだ。

 PCに加え、スマートフォンやタブレット端末といったPC以外の機器での需要が高まっていることから、DRAMセルのさらなる微細化が求められている。最新のプロセス技術やリソグラフィ技術の進歩のおかげで、DRAMセルアレイは、30nm、20nmクラスまで微細化される可能性がある。

【翻訳:滝本麻貴、編集:EE Times Japan】

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