プレーナ型NANDフラッシュの微細化の限界：メモリ各社の製品から探る（4/4 ページ）

制御ゲート/浮遊ゲート

　次の設計的な課題は、コントロールゲート（制御ゲート）とフローティングゲート間の高い容量結合比を保持しながら、隣接するセル間の容量結合比を軽減することである。従来、コントロールゲートは、図5に見られるように、フローティングゲートの3面を覆っている（ラップ型）。

図5　16nm NANDフラッシュのコントロールゲート TechInsights

　コントロールゲートとフローティングゲート間の容量結合比は、共重合体誘電体（IPD：InterPoly Dielectric）によって与えられる。IPDは、電流とhigh-k絶縁膜に対して優れたブロッキング特性を持っていなければならない。

　図5では、酸化物/窒化物/酸化物（ONO）層が確認できる。IPDがかなり厚いため、隣接するフローティングゲートの間のコントロールゲートのギャップを軽減できる。SK-Hynixは、フローティングゲートの側面を薄くして、コントロールゲートの幅を広げた。TechInsightsは、SK-Hynixが、シリコンチャネル間にエアギャップ（Air gap）を加え、容量結合比を低減している点に注目している。

　図6は、Micronの16nm NANDフラッシュのコントロールゲートおよびフローティングゲートの構造だ。Micronは、プレーナ型のコントロールゲート・フローティングゲートを使う方が好みのようである。Micronはポリシリコンのフローティングゲートを採用し続けているが、その厚みは現在、相当薄くなっている。薄くなったことで、HfO₂（酸化ハフニウム）などのIPD層が、フローティングゲートの上に、ほぼ平らに構築できている。

図6　Micronの16nm NANDフラッシュ

　プレーナ型NANDメモリでは、リソグラフィ技術による微細化は限界が来ているようにみえる。クアッドパターニングを適用した液浸リソグラフィは、1Xnm世代の後半までしか使えないだろうし、エアギャップは、セル間の干渉を抑えるために既に広く採用されている。Samsung、SK-Hynix、東芝が採用しているラップ型は10nmまで、Micronのプレーナ型フローティングゲートはサブ10nmまでの微細化が限度だと思われる。最終的には、NANDフラッシュは3次元の方向に進むだろう。

【翻訳：滝本麻貴、田中留美、編集：EE Times Japan】