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» 2015年08月07日 11時30分 公開

福田昭のデバイス通信(36):次々世代のトランジスタを狙う非シリコン材料(4)〜CMOSの実現手法と試作例 (2/3)

[福田昭,EE Times Japan]

n型InGaAsとp型SiGeのCMOSリング発振器が動作

 n型FETにInGaAsチャンネル、p型FETにGeチャンネルを採用するCMOSデバイスの研究では、簡単なICを試作して動作速度を測定する成果が出ている。2014年6月に国際会議VLSIシンポジウムで、産業技術総合研究所(産総研)がCMOSリング発振器を試作したと発表した。

 産総研が試作したのは、21段のCMOSリング発振器である。電源電圧が1.0Vのときに、遅延時間が約35μs/段の速度で動作した。それほど高速であるとは言えないが、初期試作の段階であることを考慮すると、良好な値だとも言える。

 CMOS構造の作成方法は以下の通り。SiGe FETをSiウエハー上に形成した後で、InGaAs層を成膜済みのInPウエハーをSiウエハーにフェース・ツー・フェースで貼り合わせる。続いてInP層を取り除く。それからInGaAs FETを形成する。こうすると、p型SiGe MOS FETの上に、n型InGaAs MOS FETを積層したCMOS構造が出来上がる。

 なお産総研は、上記の手法でp型Ge MOSFETの上にn型InGaAs MOSFETを積層したCMOSインバータ論理ゲートを試作し、2013年6月に国際学会VLSIシンポジウムでその概要を発表している。この発表が、InGaAs FETとGe FETのCMOSデバイスを初めて製造した研究成果である。

n型InGaAsとp型SiGeのCMOSリング発振器を試作した研究成果の概要 (クリックで拡大)
n型InGaAsとp型SiGeによるCMOS構造の模式図(左)と、試作したCMOS構造の断面観察像(右) (クリックで拡大) 出典:産業技術総合研究所
試作した21段リング発振器の出力波形(左)と5段リング発振器のダイ写真(右) (クリックで拡大) 出典:VLSI2014の論文集
n型InGaAsとp型GeのCMOSデバイス(インバータ論理ゲート)を試作した研究成果の概要 (クリックで拡大)

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