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» 2016年10月14日 11時30分 公開

福田昭のデバイス通信(93):「SEMICON West 2016」、Synopsysが予測する5nm世代のトランジスタ技術 (2/2)

[福田昭,EE Times Japan]
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FinFETの限界とシリコンナノワイヤの可能性

 5nm世代におけるロジック用トランジスタでPPA(Power, Performance, Area)をシミュレーターのTCAD(Technology CAD)によって評価すると、FinFETの限界が明確に見えてくる。

 入力数2、ファンアウト2、負荷配線長70ピッチのNANDゲート論理セルで、3次元の電流経路をTCADでシミュレーションした。FinFETでフィンの数(最小単位)を2枚から1枚に減らすと、スイッチングに必要なエネルギーは30%ほど低下する。

 FinFETではなく、シリコンナノワイヤにFET構造を換えると、スイッチングに必要なエネルギーはさらに低下する。例えば2本×2本のナノワイヤ(NW)FETだと、2枚フィンのFinFETに比べ、スイッチングに必要なエネルギーは44%ほど下がる。ナノワイヤの本数を2本に減らすと、2枚フィンのFETに比べて約50%にスイッチングエネルギーが減る。一方、スイッチングの遅延時間はほとんど変わらない。

 トランジスタのオン電流は、2枚フィンのFinFETを1.00とすると、2本×2本のナノワイヤFETでは1.09でほぼ同じ電流駆動能力を備える。これに対して1枚フィンのFETと2本ナノワイヤのFETでは0.5前後となり、電流は半分に低下してしまう。

5nm世代のトランジスタでPPAをTCADによって評価した結果。Synopsysの講演スライドから(クリックで拡大)

ひどくなる「ばらつき」との闘い

 トランジスタの微細化とは「ばらつき(Variability)」との闘いでもある。大規模な集積回路では、膨大な数のトランジスタを製造する。トランジスタの性能にはばらつきがある。集積回路の性能を決めるのは、トランジスタの最高性能ではなく、中心的な性能でもない。最も遅いトランジスタが集積回路の性能を決める。中心的な速度が高くても、ばらつきが大きければ集積回路の性能は、中心的な速度がやや低くてもばらつきが非常に小さな集積回路に比べて劣ってしまう。

 45nm世代から32nm世代に移行するときは、HKMG(高誘電率ゲート絶縁膜と金属ゲート電極)技術を採用してばらつきの増加を押さえ込んだ。これまでの多結晶シリコンゲートによるばらつきがなくなったことが大きく効いた。22nm世代から14nm世代に移行するときは、FinFET技術を導入してばらつきを低減した。RDF(Random Dopant Fluctuation)によるばらつきが大幅に小さくなることが寄与する。

 10nm世代では、HKMGの金属ゲートがばらつきの主要因となる。7nm世代ではアモルファスの金属ゲートを導入することで、ばらつきを大幅に小さくできる。

 5nm世代では、どうなるのか。FinFETとナノワイヤFETは、プレーナ型のMOSFETに比べると、ジオメトリ(形状)の影響を受けやすい。ナノワイヤFETはFinFETに比べるとゲート長(L)の変動による影響は小さいものの、ゲート幅(W)の変動による影響を受けやすい。

 またナノワイヤFEDでは、理想的にはチャンネル(ナノワイヤ領域)にはドーピング原子が存在しない。しかしソース領域あるいはドレイン領域のドーピング原子(ドーパント)が漏れて1個でもナノワイヤ領域に入り込むと、しきい電圧が大きく変動してしまう。

微細化の進展(横軸)としきい電圧のばらつき(縦軸)の推移。なお図中のKMCとは動的モンテカルロ(Kinetic Monte Carlo)シミュレーションのこと。Synopsysの講演スライドから(クリックで拡大)

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