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» 2018年05月23日 13時30分 公開

競合より電力性能比10倍の向上:富士通のAIプロセッサ、演算精度とμアーキに工夫 (2/2)

[松本貴志,EE Times Japan]
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ヘテロジニアスコアのアーキテクチャを採用

 DLUは、ディープラーニング専用となるISA(命令セットアーキテクチャ)を採用し、ディープラーニング処理のみに特化した小規模な計算コア「DPU(Deep learning Processing Unit)」と、DPUやメモリの制御を行う「マスターコア」の2種類を実装するヘテロジニアスコアのマイクロアーキテクチャを採用する。1つのDLUは、数個のマスターコアと多数のDPUから構成されるイメージで、メモリコントローラーを介してHBM2メモリと接続する。

 DPUは、16個の「DPE(Deep learning Processing Elemen)」から成り、さらにDPEは8個のSIMD演算器と一般的なCPUコアの100倍程度という大容量レジスタファイルを1つ持っている。ここで、DPEはキャッシュレス構造となるため、内部回路の簡素化による消費電力の削減や、ソフトウェア制御性の改善がなされたという。

 マスターコアは、メモリ制御および、DPUに対してフェッチとデータ転送、処理の開始/終了指示を行う役目を持つ。このように、それぞれの処理に特化したコアを組み合わせることでマイクロアーキテクチャが簡素化し、電力性能比が改善するという。

マイクロアーキテクチャの概要(クリックで拡大) 出典:富士通

 第1世代DLUの市場投入について、現時点では「チップの形で出すか、PCI Expressなどのインタフェースを持つ(既存サーバやコンピュータに後付け可能な)アクセラレーターカードの形で出すか未定」(同社担当者)とするが、リリース時期は2019年3月ごろを目標としている。

 また、今後第2世代以降の開発についても示唆しており、第2世代以降ではホストCPUにDLUを組み込むことなどを予定している。

今後の方針(クリックで拡大) 出典:富士通
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