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» 2018年12月14日 10時30分 公開

ヘテロ統合への第一歩を踏み出す:Intelが新しい3D積層チップ技術「Foveros」を発表

Intelは、新しい3Dパッケージング技術「Foveros」のデモを披露した。2019年後半には提供できる見込みだという。Intelは、このFoverosの開発に20年間を費やし、ロジックとメモリを組み合わせた3D(3次元)のヘテロジニアス構造でダイ積層を実現した。

[Dylan McGrath,EE Times]

 Intelは、新しい3Dパッケージング技術「Foveros」のデモを披露した。2019年後半には提供できる見込みだという。同社のチーフアーキテクト兼コア/ビジュアルコンピューティンググループ担当シニアバイスプレジデントを務めるRaja Koduri氏は、2018年12月12日(米国時間)に開催されたイベント「Architecture Day」において、将来のコンピューティングアーキテクチャに関する展望について説明した他、新しいプロセッサマイクロアーキテクチャとグラフィックスアーキテクチャも発表した。

IntelのRaja Koduri氏

 Intelは、このFoverosの開発に20年間を費やし、ロジックとメモリを組み合わせた3D(3次元)のヘテロジニアス構造でダイ積層を実現した。Foverosは、3Dパッケージングの概念を、CPUやグラフィックス、AI(人工知能)向けプロセッサなどの高性能ロジックにも拡大しているという点で、現在利用可能なパッシブインターポーザーや積層メモリ技術とは異なる。

 Koduri氏は、「われわれは現在、プロセス技術や高性能パッケージングの分野におけるリーダーシップを強化しているところだ」と述べる。

 同氏は、「半導体業界は、さまざまな種類の半導体チップとチップレットを、統合型3Dパッケージとして接続することを追求してきた。これを受け、当社はついに、実際に製造可能な製品として実現する方法を見つけ出すことができた」と述べている。

 またKoduri氏は、「Intelは既に、顧客企業からの要望に応じ、Foveros技術を適用した製品を製造している」と述べる。同氏はイベント会場において、ハイブリッド型のx86アーキテクチャを披露した。12×12×1mmのFoverosパッケージ上に、10nmプロセスのロジックチップレットと22nmプロセスベースのダイ、メモリを搭載したもので、待機電力はわずか2mWだという。

「Foveros」を適用したx86アーキテクチャ 出典:Intel(クリックで拡大)

 同氏は、「Foveros技術は、柔軟性に優れるため、新しいフォームファクタの中で、IP(Intellectual Property)ブロックを各種メモリやI/Oと調和させたり適合させたりすることが可能になる。Intelはこの技術を、当社の全ての製品シリーズに適用する予定だ」と述べている。

 Koduri氏は、Foverosを発表した際、2時間に及ぶプレゼンテーションを行い、コンピューティングのパラダイムが劇的に変化し、いわゆる「ムーアの法則」が行き詰まりを見せている時代における、Intelのアーキテクチャロードマップのビジョンについて説明した。

 同氏は、「コンピューティング時代は今後、アーキテクチャによって定義されるのではないだろうか」と予測する。今後10年の間に、コンピューティングアーキテクチャの分野にさらなるイノベーションが生まれ、過去50年間に起きたイノベーションの数を上回るだろう」と語った。

 「われわれはこうした時代に、自ら道を切り開いていくつもりだ」(同氏)

Intelは「2Dと3Dのパッケージング技術を持っていることで、より小さなチップレットを組み合わせるという柔軟性を実現できるので、さまざまなアプリケーションに適用できる」と述べる 出典:Intel(クリックで拡大)

【翻訳:田中留美、編集:EE Times Japan】

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