折り曲げ可能なスマホから3D DRAMまで、SEMIイベント：ISS 2019（2/2 ページ）

DRAMの3次元化

　東京エレクトロン（TEL）のコーポレートイノベーション部門担当副部長を務めるAki Sekiguchi氏は、「既存のDRAM技術は、微細化の限界に達しつつある」と指摘する。

　TELは微細化に不可欠な技術として、表面張力がゼロになる超臨界乾燥法を採用することを挙げる。表面張力が存在すると、パターンが倒れてしまうからだ。

　Micron Technologyのグローバルフロントエンドオペレーション担当マネジャーを務めるBuddy Nicoson氏は、個別インタビューの中で、「当社は今後数年間で、変曲点を迎えることになるだろう。DRAM向けの新しいアーキテクチャの中で、さまざまな取り組みを進めているところだ」と述べる。

約50年の歴史を持つDRAMが直面している課題 出典：TEL

DRAMのHBMスタック（15層）のコンセプト 出典：Xperi（クリックで拡大）

　DRAMが3D（3次元）化を実現する手法の一つは、チップレベルでのスタックだ。HBM（High Bandwidth Memory）技術はこれまで、1つのスタック当たり4つの半導体チップまでに制限されていたが、新しいJEDEC規格では、最大12個の半導体チップを積層することが可能になる見込みだ。

　Xperiのインターコネクトの専門家は、同社の研究所において、15個のダイを積層したDRAMスタックを実現したとして、その手法について説明している。「Wafer-to-Wafer（WTW）」技術を適用することにより、強力な接続を実現したという。

　Xperiで3D／研究開発部門担当バイスプレジデントを務めるPaul Enquist氏は、「ここ10年の間、CMOSイメージャ向けチップスタックでは、いわゆるハイブリッド結合が採用されてきた。この手法は、HBM DRAMの他にも、3D NANDスタックでの使用や、より精度の高いLiDARに向けたグローバルシャッター機能での使用も検討されている」と述べる。

【翻訳：田中留美、編集：EE Times Japan】