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» 2019年02月20日 09時30分 公開

SoCのエネルギー効率を改善:東工大、極低消費電力のデジタルPLLを開発

東京工業大学は、消費電力が極めて小さい分数分周タイプのデジタル位相同期回路(PLL)を開発した。従来の開発品に比べて消費電力を60%削減できるという。

[馬本隆綱,EE Times Japan]

サブサンプリングとサンプリングの動作を組み合わせ

 東京工業大学工学院電気電子系の岡田健一准教授らによる研究グループは2019年2月、消費電力が極めて小さい分数分周タイプのデジタル位相同期回路(PLL)を開発したと発表した。従来の開発品に比べて消費電力を60%削減できるという。

 分数分周タイプのデジタルPLLは、電力消費が少なく回路面積も小さいことから、IoT(モノのインターネット)機器向けSoCなどの用途で注目されている。しかし、消費電力を500μW以下に抑える技術は、まだ報告されていないという。さらなる低消費電力を達成するために、サブサンプリング技術を応用することも検討されてきたが、これまではノイズの影響による誤動作などの課題があった。

サブサンプリングPLLの誤動作の例 出典:東京工業大学

 研究グループは今回、サブサンプリング動作とサンプリング動作を組み合わせることで、低消費電力化とPLLの誤動作回避の両立を実現した。具体的には、サンプリング動作時に、PLLの周波数がレファレンス周波数(REF)に同期すると、PLLの動作モードを消費電力の少ないサブサンプリング動作に切り替える。

 PLLにはODZ(Out-of-deadzone)検出回路と周波数同期回路(FLL:frequency locked loop)が実装されている。ODZ検出回路はPLLの同期が外れた場合にそれを検出し、PLLの動作モードを自動的にサブサンプリング動作からサンプリング動作に切り替える。FLLは、PLLが望んでいない周波数に同期した場合に、その異常を検出してPLLの動作モードをサンプリングモードに切り替える。こうした方式を採用することで、サブサンプリング動作時の誤動作を防ぐことができるという。

開発した分数分周タイプのデジタル位相同期回路のブロック図 出典:東京工業大学

 ただ、FLLを通常動作させると消費電力の増大につながるという。そこで研究グループは、FLLを間欠動作させることにした。FLL内のカウンターについて動作デューティ比を0.5%まで低下させることによって、消費電力を大幅に削減した。通常動作のFLLを用いたサブサンプリングPLLに比べて、サブサンプリング動作時の消費電力は約70%も削減できることをシミュレーションで確認した。

 サブサンプリングとサンプリングを組み合わせる技術に加え、デジタル制御発振器(DCO)とデジタル時間変換器(DTC)の低消費電力化も実現した。これによって動作時におけるPLL全体の消費電力削減が可能となる。

 新たに開発した分数分周デジタルPLL回路は、最小配線半ピッチ65nmのシリコンCMOSプロセスで試作した。10MHzのレファレンス周波数から2.05〜3.10GHzを出力する。動作時の消費電力は265μWである。ジッタ特性を表すFoM(Figure of Merit)は−236.8dBとなった。これらのデータから、開発したPLLは出力信号の品質を維持したまま、消費電力の低減を実現できることを実証した。

開発した開発したPLLのチップ写真 出典:東京工業大学
ISSCCで発表されたPLLのFoMと消費電力の関係 出典:東京工業大学

 研究グループによれば、開発した超低消費電力PLL技術をレシーバーに適用すると、消費電力は現行の約3mWに対して、ほぼ半分に削減できる見通しである。

 なお、研究成果は半導体集積回路技術の国際学会「ISSCC(International Solid-State Circuits Conference) 2019」(2019年2月17〜21日、米国カリフォルニア州サンフランシスコ)で、その詳細を発表した。

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