日立、CMOSアニーリングマシンを名刺形状で実現：エネルギー効率は従来の約17万倍

スマホなどで組み合わせ最適化問題の計算が可能に

　日立製作所は2019年2月、従来型コンピュータに比べて処理性能を約2万倍、エネルギー効率を約17万倍に高めた名刺サイズのCMOSアニーリングマシンを開発したと発表した。集積度を高める回路技術とチップ間接続技術を新たに開発することで実現した。

　CMOSアニーリングマシンは、イジングモデルを用いて組み合せ最適化問題を解くために開発している新型コンピュータ。同社はこれまで、FPGAを用いたCMOSアニーリングチップを25個接続して、10万2400パラメーターの問題に対応できるCMOSアニーリングマシンを開発してきた。パートナー向けにクライドサービスも2018年8月より提供している。

　今回は、CMOSアニーリングマシンをスマートフォンやカメラ、センサーなどのIoT（モノのインターネット）機器に実装し、エッジ側で組み合わせ最適化問題の計算をリアルタイムに処理する用途を視野に入れて開発した。

　これを可能にするため、日立は大きく2つの技術を開発した。その1つが「高集積化を実現するための回路技術」である。CMOSアニーリングマシンの最適化問題を計算するためにこれまで、パラメーターを4グループに分け、グループごとに順次計算していた。このため、パラメーターグループの数だけ演算回路を用意する必要があった。

　今回、パラメーター値を保持するメモリセルに対して、高速にアクセスする技術を開発した。これにより、1つの演算回路で演算順序に従い、4つのパラメーターグループを切り替えながら共有することが可能となった。演算回路数を削減できることで、メモリセルの集積度は従来の1.5倍となり、1チップで3万976のパラメーターを集積することに成功した。

高集積化に向けた回路技術の概略 出典：日立

　もう1つは「高速計算を可能にするチップ間接続技術」である。最適化問題の計算は、個々のパラメーター値と、それに隣接するパラメーター値を用いて計算する。このため、半導体チップ間でパラメーター値を転送する必要がある。従来はこの時に遅延が生じていた。

　これを解決するため、新たなチップ間接続技術を開発した。半導体チップの端部に、別チップのパラメーター値をコピーするための補助領域を設けた。これにより、あるパラメーターグループを計算している間に、次のパラメーターグループをコピーしておくことができるという。

チップ間接続の概略 出典：日立

　これらの技術を適用して開発したチップ2個を接続し、外形寸法が91×55mmのCMOSアニーリングマシンを開発した。ランダムに生成したイジングモデルのアニーリング計算を実行し、その性能を検証した。約6万パラメーターの組み合わせ最適化問題の計算を行ったところ、従来型コンピュータに比べて処理性能は約2万倍、エネルギー効率は約17万倍となった。

開発したCMOSアニーリングマシンの外観 出典：日立

　なお研究成果の一部を、半導体集積回路技術の国際会議「ISSCC（International Solid-State Circuits Conference） 2019」（2019年2月17〜21日、米国カリフォルニア州サンフランシスコ）で発表した。