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» 2019年02月26日 09時30分 公開

高速かつ大容量の両立を可能に:東芝、SSD向けにPAM4採用のブリッジチップ開発

東芝は、SSD(Solid State Drive)内に組み込まれるフラッシュメモリとコントローラICの間に挿入するブリッジチップを開発した。SSDにおいて高速化と大容量化の両立を可能にする技術である。

[馬本隆綱,EE Times Japan]

ブリッジチップとコントローラICをリング型デイジーチェーンで接続

 東芝は2019年2月、SSD(Solid State Drive)内に組み込まれるフラッシュメモリとコントローラICの間に挿入するブリッジチップを開発したと発表した。少ない高速信号線で、より多くのフラッシュメモリを接続することができ、SSDにおいて高速化と大容量化の両立が可能となる。

 SSDには、データの読み書きやエラー訂正などを行うコントローラICと、多くのフラッシュメモリが実装され、これらは高速のインタフェースで接続されている。SSDの動作速度を維持しようとすれば、1本のインタフェースに接続するフラッシュメモリ数が制限される。大容量を実現するには、多数のインタフェースが必要となり基板上への実装が難しくなる。

 そこで東芝は、フラッシュメモリとコントローラICの間に挿入するブリッジチップを開発し、これらの課題を解決した。新たな接続方式は、ブリッジチップとコントローラICをリング型のデイジーチェーンで接続する。これにより、ブリッジチップ内に必要な送受信器は1対(従来は2対)で済み、チップ面積の削減を可能とした。

ブリッジチップを用いた接続と新たに開発した技術 出典:東芝

 また、デイジーチェーンに接続したコントローラICとブリッジチップ間は、4値のデータ転送方式「PAM4(4-level Pulse Amplitude Modulation)」によるシリアル通信を採用した。これにより、ブリッジチップ内における回路の動作速度を低く抑えることができ、高い性能の送受信器を用いる必要がないという。さらに、新規開発のCDR(Clock Data Recovery)を用いてジッタ特性も改善した。これにより、ブリッジチップ上のPLL(Phase Locked Loop)が不要となった。

 東芝は、開発したブリッジチップを28nmのCMOSプロセスで試作。4個のブリッジチップとコントローラICをリング型のデイジーチェーンで接続し、その特性を評価した。この結果、全てのブリッジチップとコントローラIC間で25.6Gビット/秒のPAM4通信が行われ、ビット誤り率(BER:Bit Error Rate)は10-12以下であることを確認した。

ブリッジチップを用いた場合と従来構成で得られた特性の比較 出典:東芝

 今回の研究成果は、半導体集積回路技術の国際会議「ISSCC(International Solid-State Circuits Conference) 2019」(2019年2月17〜21日、米国カリフォルニア州サンフランシスコ)で、現地時間2月20日に発表した。

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