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» 2019年06月20日 11時30分 公開

過去最高の出席者数で大盛況:半導体業界のトレンドは「3次元化」が明確に VLSI 2019 (2/4)

[湯之上隆(微細加工研究所),EE Times Japan]

選択的ALDやALE

 ALPに関するSunday Workshop1では、6件の発表があった。その中のRobert D. Clark氏(Tokyo Electron Technology Center)およびErwin Kessels氏(Eindhoven Univ. of Tech.)の発表資料を基に、ALDとALEの概要を説明し、実際にどのようなプロセスが可能になるかを紹介したい。

 図3に示したように、ALDでは原子層一層ずつ成膜することができる。また、ALEでは、原子層を一層ずつエッチングすることができる。

図3 ALDとALEのプロセスフロー 出典:E. Kessels, Eindhoven Univ. of Tech.” Plasma-Based Selective Atomic Layer Deposition and Etching to Enable 5nm and Beyond Device Technology”, Sunday Workshop1, VLSI2019より引用(クリックで拡大)

 さらに、ALDにおいては、金属上に金属を成膜する“Metal on Metal”、絶縁膜上に絶縁膜を成膜する“Oxide on Oxide”、絶縁膜上に金属を成膜する”Metal on Oxide”など、選択的な成膜が可能になる(図4)。

図4 Area Selective Deposition(ASD) 出典:R. Clark, TEL.” Selective and Self-Limited Thin Film Processes for the Atomic Scale Era”, Sunday Workshop1, VLSI2019より引用(クリックで拡大)

 実際に、“Metal on Metal”を適用したSelf-Aligned Via(セルフアラインビア)を図5に示す。通常のビア形成では、アライメントのずれにより、隣のラインとショートする場合がある。ここで、メタル配線を隔てるLow-k上に、選択的にバリアを成膜した後にビアを形成すると、上記のようなショートを防止することができる。

図5 Self-aligned via(セルフアラインビア) 出典:E. Kessels, Eindhoven Univ. of Tech.” Plasma-Based Selective Atomic Layer Deposition and Etching to Enable 5nm and Beyond Device Technology”, Sunday Workshop1, VLSI2019より引用(クリックで拡大)

 また、High-k/Metal Gate(HKMG)の形成に、選択的ALDを適用したケースを図6に示す。通常のHKMGのプロセスと比較すると、成膜量を大幅に減少することができるため、CMP(化学的機械研磨)で除去する量も減少する。その結果、スループットが格段に向上する上、コスト削減にもつながる。

図6 Area Selective Deposition(ASD)を利用したHKMG 出典:R. Clark, TEL.” Selective and Self-Limited Thin Film Processes for the Atomic Scale Era”, Sunday Workshop1, VLSI2019より引用(クリックで拡大)

 6月13日(木)のTechnology Symposiumの“T15: Advanced FinFET & GAA?”にて、imecのMin-Soo KIM氏が、“12-EUV Layer Surrounding Gate Transistor (SGT) for Vertical 6-T SRAM: 5-nm-class Technology for Ultra-Density Logic Devices”と題する発表を行った。

 フロントエンドに12工程ものEUVを使った5nmクラスのGate All Aroud(GAA)構造のトランジスタは、極めて微細かつ複雑である(図7)。このようなトランジスタの形成には、選択的ALDやALEが大いに効果を発揮すると期待している。

図7 imecが発表した5nmクラスのトランジスタ 出典:Min-Soo KIM et al, imec,” 12-EUV Layer Surrounding Gate Transistor (SGT) for Vertical 6-T SRAM: 5-nm class Technology for Ultra-Density Logic Devices, VLSI2019より引用(クリックで拡大)

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