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» 2019年07月25日 11時30分 公開

CXL対CCIXという競争の構図も:PCIeの進化が支える次世代インターコネクト技術 (1/2)

高速バスインタフェース「PCI Express 4.0(PCIe Gen4)」がまさに今、プロセッサ市場に登場しようとしている。しかし、多くの企業は既に、「PCIe 5.0(PCIe Gen5)」が数年以内に登場すると見込んでいるようだ。さらに、「PCIe Gen6」の開発も同時に進められているという。

[Kevin Krewell(Principal Analyst,Tirias Research),EE Times]

世代が進むごとに2倍のスループット

 高速バスインタフェース「PCI Express 4.0(PCIe Gen4)」がまさに今、プロセッサ市場に登場しようとしている。しかし、多くの企業は既に、「PCIe 5.0(PCIe Gen5)」が数年以内に登場すると見込んでいるようだ。さらに、「PCIe Gen6」の開発も同時に進められているという。

 現在、業界全体がボード技術やパッケージング技術の限界を押し広げようとしている中、PCI技術の標準化団体であるPCI-SIG(Special Interest Group)は、世代が進むごとにデータスループットを2倍に高めるという驚くべき目標を掲げている。これは、決して簡単に達成できるようなことではないが、PCI-SIGのメンバー企業は、現在の開発ペースを維持していけるだけの十分な取り組みを進めており、楽観視できる要素も多くある。

 PCI-SIGは、PCIe 4.0の正式なコンプライアンステストを、2019年8月に提供できる見込みだと発表している。PCIe 4.0規格は16Gトランスファー/秒(GT/s)を達成し、次のPCIe 5.0は、その2倍の高速化となる32GT/sを実現する見込みだ(NRZ[Non Return to Zero]エンコーディングを使用)。またPCIe 6.0では、さらにその2倍となる1レーン当たり64GT/sを達成する予定だという。PCI-SIGは、このような高速化を達成すべく、56Gビット/秒のインタフェース向けに、通信業界で実績のあるPAM4変調方式を採用した。

画像はイメージです

 データセンターのトレンドに遅れずついていくには、PCIe 4.0以降で高速化を実現することが重要だ。プロセッサに搭載されるCPUやアクセラレータコアの数は増加の一途にあるため、メモリやストレージ、インターコネクト帯域幅などを増やす必要がある。

 PCIeのビット幅を拡大するとなると、使用するピン数が増え、基板スペースも増大する可能性があるので、現実的な選択肢とはいえないだろう。このため、各PCIeレーンの高速化を維持していくことが欠かせない。

 ボードのレイアウトの限界や銅インターコネクトの制約などによって、ある時点からは、同軸ケーブルや光ケーブルが必要になるかもしれない。しかし現在のところ、このような選択肢はかなり高コストになる。PCIeの高速化は不可欠だが、PCやノートPC、サーバ向けとしては、それに加えてコスト効率の高さも求められるのだ。

 PCIeは、ヘテロジニアスコンピュータ向けのCPUやGPU、FPGA、アクセラレーターなどの間の一次リンクであるため、競合の規格も存在する。NVLinkやOpenCAPIなどといった標準ベースの主要なバスが存在するが、物理層のベースとなる技術として現在最も信頼されているのは、やはりPCIeのようだ。

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