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» 2019年12月04日 10時30分 公開

福田昭のデバイス通信(214) 2019年度版実装技術ロードマップ(25):1個のパッケージでシステムを実現するSiP (2/2)

[福田昭,EE Times Japan]
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インターポーザとビルドアップ基板が2.XD実装のカギ

 SiPで実装密度が最も高くなるのは、複数のシリコンダイを積層してシリコン貫通ビア(TSV: Through Silicon Via)でシリコンダイ同士を接続する、3D積層のSiPだろう。しかしTSVを使った3D積層には製造コストが高い、積層するシリコンダイの寸法に制限がある、放熱性が低い、といった課題があり、一部の用途を除いては実用化されていない。代わりに開発されているのが、2.X次元(2.XD)の実装技術によるSiPである。さまざまな構造が提案され、実用化されている。

 2.XD実装のカギとなる要素技術は、ビルドアップ基板とインターポーザである。シリコンダイの入出力パッドは微細なピッチでレイアウトされているので、そのままではプリント基板に接続できない。そこでシリコンダイの入出力パッドにインターポーザを接続し、インターポーザ内部で配線ピッチを広げる。このためインターポーザのことを「再配置配線層(RDL:Re-Distribution Layer)」と呼ぶことが多い。

 インターポーザで配線ピッチを広げたとしても、あまり広くしてはSiPが巨大化してしまう。そこで微細な配線が可能なビルドアップ基板でインターポーザと接続する。インターポーザの表面(シリコンダイ側)と裏面(ビルドアップ基板側)は貫通電極によって結ぶ。

 シリコンダイはインターポーザの上に横に並べる。積層構造に比べると実装密度は下がるものの、シリコンダイの間隔を狭めることで、実装密度をなるべく高めようとしている。シリコンダイとインターポーザの間は、はんだバンプで接続(フリップチップ接続)する。インターポーザとビルドアップ基板の間もはんだバンプで接続することが多い。シリコンダイとインターポーザの間および、インターポーザとビルドアップ基板の間には、樹脂(アンダーフィル樹脂)を注入して信頼性を確保する。

 インターポーザの標準的な材料はシリコン(Si)である。シリコンインターポーザが有利な点は、シリコン半導体の微細加工技術によって微細で高密度な配線を形成できることだ。不利な点は、単位面積当たりのコストがプリント基板に比べるとはるかに高いことである。インターポーザが大きくなると、製造コストが大幅に増加する。

 そこで製造コストを下げるために、シリコンインターポーザでも貫通電極(TSV)を使わずにシリコン上に形成したRDLだけでシリコンダイとビルドアップ基板を接続する構造や、ビルドアップ基板の表面に微細配線層を形成してシリコンダイを直接接続することでインターポーザを不要にした構造などが提案されている。

2.XD実装技術や3D実装技術などを駆使したSiP(シリコンインパッケージ)の例。左上はシリコンインターポーザにTSVを形成した構造。左中央はRDLだけをインターポーザとした構造。信頼性を維持するためにシリコンダイをモールド樹脂で、RDLをヒートスプレッダで封止している。左下はビルドアップ基板の表面に微細配線層を薄膜プロセスで形成してインターポーザを不要にした構造。右上はビルドアップ基板の最上部にシリコンの小片を埋め込んで隣接するシリコンダイ同士を接続した構造。右中央はガラス基板に貫通電極を形成してインターポーザとした構造。右下はDRAMチップをTSVによって積層したモジュールを、TSV付きインターポーザに搭載した構造である。出典:JEITA(クリックで拡大)

(次回に続く)

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