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» 2020年02月13日 10時30分 公開

自動合成でSoC設計の期間を短縮:5nm FinFET CMOS技術でクロック回路を開発

東京工業大学とソシオネクストの研究グループは、5nmのFinFET CMOSプロセス技術を用いた、高性能の分数分周型(フラクショナルN型)クロック回路を開発した。

[馬本隆綱,EE Times Japan]

回路面積は0.0036mm2、FoMは−235dB

 東京工業大学工学院電気電子系の岡田健一教授らとソシオネクストの研究グループは2020年2月、5nmのFinFET CMOSプロセス技術を用いた、高性能の分数分周型(フラクショナルN型)クロック回路を開発したと発表した。PLL回路全体をデジタル回路で構成でき、自動合成が可能なことからLSI設計ツールを用いてSoCの設計期間を短縮できるという。

 LSIに搭載されるクロック回路は、チップの動作に必要なクロック信号や通信用の搬送波信号を生成している。ここで用いられるクロック回路は、優れたジッタ特性を持つアナログ型のPLL方式が一般的である。しかし、デジタル回路に比べると回路面積が大きくなって性能が劣化したり、プロセスの微細化によって設計が難しくなったりしていた。

左は半導体プロセスのスケーリング、右はPLL回路設計の難易度 出典:東京工業大学、ソシオネクスト

 既に、デジタル型PLLの開発も行われているが、これまではデジタル制御発振器(DCO)と時間差デジタル変換器(TDC)の一部にアナログ回路が存在し、依然として手作業による設計が必要となっていた。

 研究グループは今回、構成する回路ブロックを全てデジタル回路構成にした。これによってデジタル回路のように自動設計が可能となった。具体的には、タイミングをデジタル的に制御するデジタル時間変換器(DTC)とTDC回路を組み合わせた。この結果、TDC回路に必要な時間差範囲を狭めることができ、デジタル化に成功した。DCO回路でもデジタル補正技術を適用し、回路のデジタル化を可能にしたという。

PLLの回路ブロック図。下図が今回開発したシンセサイザブルPLL 出典:東京工業大学、ソシオネクスト

 開発した技術を用い、任意の周波数を発生できる分数分周型PLLを作製した。高周波信号の生成が可能なリングオシレーター型発振器を採用するなどして小型化した。回路面積は0.0036mm2と極めて小さい。消費電力とジッタ特性に関する性能指標(FoM:Figure of Merit)も−235dBを達成している。消費電力は0.95mWで、スプリアスレベルは−44dBcと低い。スペクトル拡散クロック機能も備え、低電磁妨害特性を実現した。

開発した分数分周型クロック回路を搭載したチップ写真 出典:東京工業大学、ソシオネクスト
20nmノード以降の先端CMOSプロセスにおけるPLL性能比較 出典:東京工業大学、ソシオネクスト
20nmノード以降の先端CMOSプロセスにおけるPLL回路面積および、FoM比較 出典:東京工業大学、ソシオネクスト

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