銅（Cu）配線の微細化と抵抗値の増大：福田昭のデバイス通信（282） Intelが語るオンチップの多層配線技術（3）

銅（Cu）配線の寸法と電気抵抗の関係

　半導体のデバイス技術と回路技術に関する国際学会「VLSIシンポジウム」では、「ショートコース（Short Course）」と呼ぶ技術講座を開催してきた。2020年6月に開催されたVLSIシンポジウムのショートコースは、3つの共通テーマによる1日がかりの技術講座が設けられていた。3つの共通テーマとは、「SC1：Future of Scaling for Logic and Memory（ロジックとメモリのスケーリングの将来）」「SC2：Heterogeneous Integration - To Boldly Go Where No Moore Has Gone Before（ヘテロ集積化-果敢に進め、ムーアが行ったことのない場所へ）」「SC3：Trends and Advancements in Circuit Design（回路設計の動向と進化）」である。蛇足だが、SC2のタイトルは、SF映画「スター・トレック」の有名なフレーズ「to boldly go where no one has gone before（誰も行ったことのない場所へ果敢に進め）」のオマージュだろう。

　話題を戻そう。共通テーマ「ロジックとメモリのスケーリングの将来」では、「On-Die Interconnect Challenges and Opportunities for Future Technology Nodes（将来の技術ノードに向けたオンダイ相互接続の課題と機会）」と題する講演が非常に興味深かかった。そこで、講演の概要を前々回からシリーズでお届けしている。講演者はIntelのMauro J. Kobrinsky氏である。

　なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

　前々回では、講演のアウトライン（目次）や配線技術の動向などを述べた。前回では、ムーアの法則と配線技術の関わりを解説した。今回は、代表的な金属配線である「銅（Cu）配線」の寸法と電気抵抗（単位長当たりの抵抗値）の関係を説明する。

単純に微細化すると1世代で配線抵抗は2倍に上昇

　大規模ロジックにおける銅（Cu）金属の多層配線は、各層の配線が平行に並んでおり、なおかつ上下の配線層とは直交するようにレイアウトすることが多い。配線自体は、銅（Cu）金属配線と絶縁膜の境界を「バリア（barrier）層」および「ライナー（liner）層」と呼ぶ別の合金で囲んでいる。バリア層はCu金属原子が配線から周囲の絶縁膜へと拡散するのを防ぐ。ライナー層は、Cu配線を電解メッキで成膜するときの出発面となる極めて薄いCu膜をCVD（化学的気相成長）で均一に成長させるように働く。

　バリア層とライナー層には、いずれも銅（Cu）に比べて抵抗率が高い金属材料を使う。従ってバリア層とライナー層は、配線抵抗を増加させる。

　微細化によって製造技術のノードを1世代進めるとき、一般的には寸法を0.7倍に縮小する。例えば、金属配線で寸法を0.7倍に縮小すると、配線抵抗の値（配線長当たりの抵抗値）は2倍に上昇してしまう。実際にはこのような寸法の縮小は許されない。配線の幅（ピッチ）はある程度まで短くするものの、配線の高さはあまり低くならない。すなわち配線のアスペクト比（高さ/幅）が上がり、断面の形状は縦長になる。

銅（Cu）金属の多層配線構造（左）と銅（Cu）配線の断面構造（中央）、配線長当たりの抵抗値の計算式（右）。出典：Intel（クリックで拡大）

配線ピッチを縮小してもバリア層を薄くできない

　配線ピッチを縮小するときには、バリア層の厚みも縮小することが望ましい。しかしバリア層をあまり薄くすると、Cu原子の拡散を防げなくなる。ある程度までしか、バリア層は薄くできない。

　すなわち微細化を進めると、ある段階から配線断面に占めるバリア層の比率が上昇する。バリア層の金属は通常、Cuよりも抵抗率が高い。このため、微細化によって抵抗値が急速に増大する。

　そこで対策として、より薄くできる新たなバリア金属の探索、配線高さのかさ上げ、Cu結晶粒（グレイン）の寸法拡大による抵抗率の低減、などが試みられている。

銅（Cu）配線の断面積（Cu部分）を縮小することによる抵抗値（配線長当たり）の上昇。断面積を小さくしていくと、あるところから抵抗値の上昇率が増加する。出典：Intel（クリックで拡大）

（次回に続く）

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