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» 2020年11月20日 11時30分 公開

福田昭のデバイス通信(284) Intelが語るオンチップの多層配線技術(5):多層配線の微細化と性能向上を両立させる要素技術

今回から、多層配線の微細化と性能向上を両立させる要素技術について解説していく。

[福田昭,EE Times Japan]

微細化による性能の低下をいくつかの要素技術で緩和する

 半導体のデバイス技術と回路技術に関する国際学会「VLSIシンポジウム」では、「ショートコース(Short Course)」と呼ぶ技術講座を開催してきた。2020年6月に開催されたVLSIシンポジウムのショートコースは、3つの共通テーマによる1日がかりの技術講座が設けられていた。その中で「SC1:Future of Scaling for Logic and Memory(ロジックとメモリのスケーリングの将来)」を共通テーマとする講演、「On-Die Interconnect Challenges and Opportunities for Future Technology Nodes(将来の技術ノードに向けたオンダイ相互接続の課題と機会)」が非常に興味深かった。そこで講演の概要を本コラムの第280回からシリーズでお届けしている。講演者はIntelのMauro J. Kobrinsky氏である。

 なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

 前々回(第282回)では代表的な金属配線である「銅(Cu)配線」の寸法と電気抵抗(単位長当たりの抵抗値)の関係を、前回(第283回)では銅(Cu)配線の寸法と静電容量(単位長当たりの容量値)の関係をご説明した。今回からは、多層配線の微細化と性能向上を両立させる要素技術について解説していこう。

サブトラクティブな製造、2次元材料のキャップ、高アスペクト比の埋め込み

 例としてIntelが開発した10nmノードの大規模高性能ロジック用多層配線を取り上げる。この多層配線は12層の金属配線によって形成される。最下層である第0層(M0層)のピッチは40nm、その上にある第1層(M1層)のピッチは36nmと極めて狭い。さらに上の第2層(M2層)〜第4層(M4層)は44nmピッチ、第5層(M5層)は52nmピッチ、第6層(M6層)は84nmピッチとなっている。第7層(M7層)以上の配線ピッチは100nm超とかなり広い。

Intelが開発した10nmノードの大規模高性能ロジック用プロセスの寸法。出典:Intel(クリックで拡大)

 多層配線は今後、2つの方向で進化する。1つは最も微細な最下層付近の配線部(M0層〜M1層)である。こちらは今後もさらに微細化する。配線ピッチを20nm〜30nmと極めて狭くする。ピッチを狭くしつつ、性能を維持する。例えば現在のデュアルダマシン法による銅の配線ではなく、サブトラクティブ法による代替金属の配線が考えられる。極めて薄いバリア層、2次元材料のキャップ層といった要素技術も将来の有力候補である。

多層配線の性能を向上させる要素技術の例。左は10nmノードの大規模高性能ロジック用多層配線構造の断面を電子顕微鏡で観察した画像。中央は配線技術の方向性。右は要素技術の具体例。出典:Intel(クリックで拡大)

 もう1つは、最下層よりもピッチの長い配線部(M2層〜M6層付近)である。配線ピッチは40nm〜60nm前後とやや緩い。

 この部分では微細化よりも、性能の向上に重点を置く。極めて薄いバリア層、2次元材料のキャップ層といった要素技術はこの部分でも将来の有力候補である。高いアスペクト比の溝に金属を埋め込む技術や絶縁膜にエアギャップを導入する技術などにも、期待がかかる。

 これらの要素技術は、次回以降でもう少し詳しく説明していく。

(次回に続く)

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