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» 2016年05月19日 14時30分 UPDATE

「商品化を大きく促進させる成果」:2Mb STT-MRAMのセル面積を歩留り維持し30%縮小

東北大学は2016年5月、2Mビット容量のSTT-MRAMのメモリセル面積を、歩留り率を維持しながら、従来比30%縮小できる技術を開発し、実証したと発表した。

[竹本達哉,EE Times Japan]

 東北大学国際集積エレクトロニクス研究開発センターは2016年5月、2Mビット容量のSTT-MRAM(スピン注入磁化反転型磁気メモリ)*)で、高い歩留り率を維持しながら、従来よりメモリセル面積を30%縮小できる技術を開発したと発表した。同センターでは、「商品化を大きく促進させる成果」としている。

*)参考記事:STT-MRAMの基礎――情報の蓄積に磁気を使う

 既存のDRAMなどと同程度の高い記憶密度を持つSTT-MRAMを実現するには、メモリセル内のトランジスタと磁気トンネル接合素子(MTJ)を小面積に抑える必要がある。一方で、磁性を用いた素子であるMTJは、品質の劣化が起こりやすいため配置に制約が生じ、メモリセル面積の増大を招く要因となった。

 具体的には、MTJとCMOS回路を接続する回路機構「コンタクトホール」の直上にMTJを配置できないという制約だ。MTJは、その下部に設ける電極表面の凹凸が大きく形状が荒れてしまうと、磁気特性が変化し特性劣化が生じるという性質を持つ。コンタクトホールの凹面上にMTJを成膜すると、表面形状が平らにならず、特性が劣化してしまうためだ。

コンタクトホール直上にMTJ配置する研磨技術

 メモリセルの小面積化とMTJの性能劣化という相反する問題に対し、同センターでは2014年までに、MTJを積載する下部電極表面を研磨する技術を開発。この研磨技術により、コンタクトホール直上にMTJを成膜しても特性劣化しないことを、単体MTJ素子レベルを用いた基礎実験で確認していた。

 今回は、その基礎実験の成果を受けて、容量メガビット級の多数のMTJを持つメモリ集積回路に適用し、有効性を実証した。

 実証では2Mビットの性能実証用STT-MRAMテストチップを設計、試作して行った。同テストチップは、コンタクトホール直上位置とずらした位置という2つの配置パターンを同じ割合でMTJを作製。条件を統一することで両メモリセル形状の比較を可能にした。さらに、東北大学が開発した専用読み出しアンプ回路と、外部入力により最適設計が可能な参照電圧を導入し、高感度なデータ読み出し回路を実現。STT-MRAMの読み出し性能に寄与するMTJの主要特性であるMR比が試作時の目標値100%のところ、40%程度でも正しくデータ判別できる高精度読み出しが可能なチップとした。

コンタクトホール直上MTJ成膜技術を集積回路レベルで実証するために試作された2Mビット STT-MRAMのチップ写真 (クリックで拡大) 出典:東北大学

ずらした配置の従来STT-MRAMと同等の歩留り

 このテストチップに対し、開発したコンタクトホール直上MTJ成膜技術(専用研磨技術)を適用したチップと、適用しないチップの双方を試作。両方を評価した結果、開発技術適用チップが、適用せずにコンタクトホール直上にMTJを設けた場合よりも、歩留り率が70%向上したという。加えて、コンタクトホール直上配置よりもセル面積が30%増大する位置にずらしてMTJを配置した従来型(研磨技術非適用)STT-MRAMと比べても、同等の歩留りが得られることが分かったという。

 これらの結果を受け東北大は「開発した技術の有効性がメガビット級のメモリセルを有する実際のSTT-MRAMでも実証された。STT-MRAMのチップ面積を従来のDRAMなどと同等までに小面積化し、実用化を促進する結果」としている。

 なお、今回の開発成果は2016年5月16〜18日にフランス・パリで開催されたメモリ集積回路に関する国際学会「IEEE International Memory Workshop」で発表された。

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