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» 2016年06月17日 15時30分 UPDATE

「ITF 2016」で語られた半導体の未来(3):FinFETサイズの物理的な限界は? (1/2)

ベルギーで開催された「IMEC Technology Forum(ITF) 2016」では、2.5D(2.5次元)のチップ積層技術や、FinFETのサイズの物理的な限界についても触れられた。

[Rick Merritt,EE Times]

2.5Dの積層技術

 前回、EUV(極端紫外線)リソグラフィー技術は、半導体プロセス微細化の“万能策”ではないという話をした。

 パッケージング、特にチップや回路を積層する新しい方法が、微細化の鈍化による不振を補い始めている。例えば、AMDやNVIDIAは、GPUとメモリを並列に並べ、シリコンインターポーザーで接続するという2.5D(2.5次元)のハイエンドグラフィックスプロセッサを発表した。

IMECは、より高密度な2.5Dのチップの開発を進めるべく、オンチップのオプティカルリンクを研究している 出典:IMEC

 GLOBALFOUNDRIESの最高技術責任者(CTO)であるGary Patton氏によると、シリコントランジスタの小型化が進んできた一方でパッケージの小型化はそこまで進んでいないという。GLOBALFOUNDRIESは、Micron Technologyの「HMC(Hybrid Memory Cube)」とロジックチップをTSV(シリコン貫通ビア)で接続したデバイスを、約2年にわたり製造してきた。

 Qualcommは2016年初め、スマートフォン向けSoC用のTSV技術が、近い将来に発展するとは見ていないことを明らかにした。熱を分散するのが難しい上に、コストが掛かるプロセスであるからだ。一方、QualcommのRoawen Chen氏は、他の可能性を見いだしている。

 Chen氏は「パッケージはダイのように大幅に小型化していないので、その中にはどう使っていいのか分からないスペースがある。メモリは、そのスペースを用いるためだけに統合されるだろう」と述べた。

 その上で、QualcommがTSMCの「InFO(Integrated Fan Out)」などのパッケージング技術に関心を寄せていることに言及した。InFOは、「iPhone」向け10nmプロセスSoCに使われるパッケージング技術として、Appleが採用するのではないかとうわさされている。

 IMECのCEOであるLuc Van den Hove氏は、「長期的には、ロジックメーカーは、現在NAND型フラッシュメモリメーカーが用いているようなモノリシックな3D(3次元)技術を導入するのではないか」とみている。同氏は、IMECがReRAM(抵抗変化型メモリ)で開発したような積層トランジスタを、SRAMやFPGAなど標準的なロジックブロックに用いることで、超高密度のチップを生み出すことができると述べた。

 この他IMECは、2.5Dデバイス向けに超高速のチャンネルを作るべく、シリコンフォトニクスの開発にも力を入れている。

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