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» 2016年10月14日 11時30分 UPDATE

福田昭のデバイス通信(93):「SEMICON West 2016」、Synopsysが予測する5nm世代のトランジスタ技術 (1/2)

Synopsysの講演では、5nm世代のトランジスタのシミュレーション評価結果が報告された。この結果からはFinFETの限界が明確に見えてくる。5nm世代に限らず、プロセスの微細化が進むと特に深刻になってくるのが、トランジスタ性能のばらつきだ。

[福田昭,EE Times Japan]

5nm世代の設計と製造を最適化する

 半導体製造装置と半導体製造用材料に関する北米最大の展示会「SEMICON West 2016」が7月12〜14日に米国カリフォルニア州サンフランシスコのモスコーンセンター(Moscone Center)で開催された。12日には「FORUM」(フォーラム)と称する併設の講演会があり、専門テーマに関する解説や展望などを数多くの研究者や技術者、経営者などが発表した。

 中でも興味深かったのは、次世代のリソグラフィ技術とデバイス技術を展望するフォーラムである。午前中には「Lithography: Charting a Path, or Paths, Between Nodes 10 and 5」と題するフォーラムが、午後には「Node 10 to node 5 - Dealing with the Slower Pace of Traditional Scaling」と題するフォーラムが開催された。本コラムではまず、午前のフォーラムから主だった講演の概要をご報告した。続いて、午後のフォーラムから主な講演の概要をご紹介してきた。

 12日の午前にはこの他、「Pathfinding Beyond 5nm」と題するフォーラムが開催され、5nm世代以降のデバイス技術とプロセス技術が議論された。その中で、半導体設計ツールベンダー大手のSynopsysによる講演が興味深かったので、概要をご紹介したい。

 講演者はSynopsysでScientistを務めるVictor Moroz氏、講演タイトルは「Design-Technology Co-Optimization for 5nm Node and Beyond(5nm以降の世代における設計と製造の最適化)」である。5nm世代のトランジスタをシミュレーションによって評価した結果を主に述べていた。

 半導体集積回路の設計と初期評価では従来、「プロセス・ウィンドウ」という考え方が用いられてきた。設計ルール(フィンピッチや金属ゲートピッチ、スペーサなどの一連の寸法セット)は必ずしも自由ではなく、リソグラフィ技術による影響などを考慮した一定の範囲内に収めなければならない。この一定の範囲というのが、「プロセス・ウィンドウ」である。

 ただし最近の設計ではデバイスの形状が3次元化していることから、プロセス条件も考慮しなければならない。設計ルールのウィンドウと、プロセス条件のウィンドウが重なる四角い領域の中で、最適なPPA(Power, Performance, Area)となりそうなパラメータをあらかじめ評価する。これが「設計と製造の最適化(DTCO:Design-Technology Co-Optimization)」である。

最近の回路設計における設計と製造の最適化(DTCO)手順。最適なPPAを見つけられない場合は、最初(GDS)に戻る。Synopsysの講演スライドから(クリックで拡大)
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