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» 2016年10月26日 09時30分 UPDATE

Intelが追い抜かれる勢い?:7nmプロセス開発、ファウンドリー間の競争激化 (1/2)

2016年12月に米国で開催される、最先端電子デバイスの研究開発に関する国際学会「IEDM 2016」で、TSMCが7nmプロセスに関する発表を行う。7nmプロセスの研究開発では、TSMC、GLOBALFOUNDRIES(GF)、Samsung Electronics(サムスン電子)が火花を散らしている。

[Rick Merritt,EE Times]

「IEDM 2016」でTSMCが詳細を発表

 TSMCが、米国カリフォルニア州サンフランシスコで2016年12月3〜7日に開催予定の「IEDM 2016」において、7nmプロセス技術に関する詳細を発表する予定だという。協業体制を構築しているIBMとGLOBALFOUNDRIES、Samsung Eectronics(サムスン電子)の競合3社に対し、真っ向から勝負を仕掛けていくようだ。これら3社は、EUV(極端紫外線)リソグラフィを使用して、優れたプロセス技術を実現するとしているが、TSMCは、EUVの製造実現に向けて取り組んでいくことにより、最初に市場投入を実現する可能性がある。

 GLOBALFOUNDRIESとSamsungは、IEDM 2016に関する開催概要の中で、「EUVを使用することにより、44nm/48nmのコンタクト多結晶シリコン配線ピッチ(コンタクトピッチ)と、36nmの金属配線ピッチを実現することができた。FinFETでは、これまでで最も短いピッチとなる」としている。

 Intelは2016年8月に、10nmプロセスにおいてゲートピッチ56nmを達成し、同プロセスとしては業界最高となる密度を実現した。2017年には製造開始を予定しているという。しかし、GLOBALFOUNDRIESとSamsungは今回、これを超えるピッチを実現することになる。業界観測筋は、「Intelは、ムーアの法則によってプロセスが複雑化、高コスト化するのに伴い、新しいプロセス技術の開発速度を減速させている。このため、TSMCとSamsungに追い抜かれる可能性がある」とみているようだ。

 TSMCはIEDM 2016において、液浸ステッパーを使用して7nmプロセスを適用した、セルサイズ0.027μm2のSRAMテストセルについて、詳細を発表する予定だという。同社は、「256MビットのSRAM(6トランジスタ型)は、業界最少となるセルサイズを達成し、電源電圧を0.5Vまで下げても高い読み出し/書き込み性能を実現する」と主張する。

 今回のIEDMでTSMCが発表する7nmプロセス技術は、同社が2016年9月に米国カリフォルニア州サンノゼで開催したイベントで、初めて発表したものだ。同社は、「当社の7nmプロセス技術は、既存の16nm FinFETプロセスに比べて、3倍以上のゲート密度を達成する他、35〜40%の高速化または65%を超える低消費電力化のいずれかを実現できる」と主張している。

 米国の市場調査会社であるVLSI ResearchでCEO(最高経営責任者)を務めるG.Dan Hutcheson氏は、「IEDM 2016は、7nmプロセス技術の“お披露目パーティー”になるに違いない。顧客企業たちが7nmプロセスへの移行を進めているという事実は、ムーアの法則が収束していないことを示す重要なメッセージだといえる」と述べる。

 Samsungは2016年10月17日(米国時間)に、10nmプロセスに関する発表を行った際に、「既存の液浸リソグラフィを使用することで、7nmプロセスを省略する代わりに、EUV装置を使用した7nmプロセスを実現し、2018年末までには製造を開始したいと考えている。少なくとも2017年中には、液浸ステッパーを使用した7nmプロセスの少量生産を行う予定だ」と述べている。

 7nmプロセス関連の取り組みとしては、今後18カ月の間に、TSMCとGLOBALFOUNDRIESがそれぞれ液浸リソグラフィを使ったバージョンを、またGLOBALFOUNDIRIESとSamsungが共同でEUVリソグラフィを使ったバージョンの開発を予定していることから、少なくとも3種類の7nmプロセスが発表されることになるだろう。Intelは今のところ、7nmプロセスに関する詳細について明かしていないが、トランジスタ当たりの高密度化と低コスト化を実現できる見込みだとしている。

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