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» 2017年04月12日 10時30分 UPDATE

「IRPS」で発表:IBM、7nmプロセス向けの新しい絶縁材料を開発

IBMが7nmプロセス以降の技術に適用できる、新しい絶縁材料を開発したと発表した。SiBCNとSiOCNで構成され、動作電圧を向上させるとする。

[R Colin Johnson,EE Times]

7nmプロセス以降の技術に向けて

 IBMは、米国カリフォルニア州モントレーで2017年4月2〜6日に開催された「IEEE International Reliability Physics Symposium(IRPS)」において、7nmプロセス以降の技術に適用可能な新しい絶縁材料を開発したと発表した。SiBCN(シリコン・ボロン・窒化炭素)とSiOCN(シリコン・酸素・窒化炭素)の2つの材料を使用することで、性能と歩留まりの向上を実現することが可能だという。

 また同社は、チップ上のワイヤ間をSiBCNとSiOCNで埋めて、さまざまなライン幅変動(LER:Line Edge Roughness)をモデリングする方法について明らかにした。

 IBM Researchで電気特性化・信頼性部門のマネジャーを務めるJames Stathis氏は、「Time Dependent Dielectric Breakdown of SiN, SiBCN and SiOCN Spacer Dielectric(SiN・SiBCN・SiOCNスペーサー誘電体の時間依存性の誘電破壊)」と題する論文の中で、SiBCNとSiOCNが厚さ10nm(22nmチップ上)および厚さ6nm(7nmテストチップ上)のスペーサー誘電体として、SiNの性能を上回ったことを説明している。同社は、14nmプロセスにおいてSiBCNを、7nmプロセスにおいてSiOCNを、それぞれ採用する予定だという。Stathis氏は、「IBMは、5nmプロセスで究極のインシュレーターとエアギャップを実現したい考えだ」としている。

 Stathis氏は、「一般的なSiNスペーサーを使用した場合、最先端プロセス技術の寄生容量は、デバイス容量の約85%となるため、これらの材料の寿命がどのようにチップの動作電圧に依存しているかを、正確にモデリングすることが非常に重要だ。低誘電率の新材料(SiBCNおよびSiOCN)を使用することで、寄生容量を低減できるため、回路性能を向上できる」と述べている。

 IBMはこの他にも、「A Stochastic Model for the Impact of LER(LERの影響に関する確率論的モデル)」と「A New and Holistic Modeling Approach for the Impact of Line-Edge Roughness(LERの影響に関する新しい全体的なモデル化法)」という、2つの論文を発表している。これによると、LERも寄生容量の要因の1つになるという。

 IBMは論文の中で、ワイヤ間の絶縁体のスペーシングにおいて、LERがどのように不規則に変わり、誘電圧と時間依存性に悪影響を及ぼすかを実証している。IBMは、全体的な確率論的モデルを採用することにより、最先端プロセス適用チップの全体的な信頼性に対する電圧効果を、より正確に予測することが可能になったとしている。

IBMの「POWER 9」プロセッサの写真。SiBCNやSiOCNの誘電率は、このPOWER 9に使われているSiNよりも低いという 出典:IBM Research

 IBMのFabless Reliability Groupのエンジニアたちは、コグニティブコンピューティングアルゴリズムを使用して、これらの新しい絶縁体の誘電破壊点をより正確に予測する方法についても実証している。この新しい手法により、ファウンドリーで製造したチップの実試験における効率を劇的に改善することが可能だという。この技術を適用すれば、新しいファウンドリプロセスの認証前に、スクリーニングとテストシーケンシングを最適化することが可能だ。

【翻訳:田中留美、編集:EE Times Japan】

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