TSMCの高性能・高密度パッケージング技術「CoWoS」（後編）：福田昭のデバイス通信（107） TSMCが解説する最先端パッケージング技術（6）（1/2 ページ）

数GHzあるいは数Gbit/秒の高周波・高速伝送に対応

　2016年12月に開催された国際学会IEDMのショートコース講演（技術解説講演）から、「システム集積化に向けた最先端パッケージング技術（Advanced Packaging Technologies for System Integration）」と題する講演の概要をシリーズでご紹介している。講演者はシリコンファウンダリ最大手のTSMCでシニアディレクターを務めるDouglas Yu氏である。なお講演内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、Yu氏の講演内容を筆者が適宜、補足している。あらかじめご了承されたい。

　前回は、TSMCが開発した高性能・高密度パッケージング技術「CoWoS（Chip on Wafer on Substrate）」の目的と、その効果を説明した。すなわち、「CoWoS技術ではシリコンインターポーザの導入により、隣接するシリコンダイの距離をわずか0.03mm（30μm）にまで詰められる。数GHzあるいは数Gビット/秒と高周波・高速の信号伝送を可能とする」（前回の内容から引用）のである。さらに付け加えれば、シリコンダイが搭載する出力バッファは、隣接するシリコンダイが出力先であると分かっている場合は、電流駆動能力をあまり増やさずに済む。これは消費電力の低減につながる。

　今回は、CoWoS技術によるパッケージの構造と、パッケージの製造工程を説明する。

3階層の接続構造を採るCoWoS技術のパッケージング

　CoWoS技術によって複数のシリコンダイを高密度に実装したパッケージは、主に3つの階層に分かれている。プリント基板側から説明すると、2次元マトリクス（エリアアレイ）状に配置した数多くのハンダボール（BGA：Ball Grid Array）がパッケージの樹脂基板とプリント基板をつないでいる。ハンダボールの直径は約250μm。これが最初の階層である。

　パッケージの樹脂基板の上には、シリコンインターポーザが載っている。パッケージ基板とシリコンインターポーザの間は、フリップチップ接続に使われるバンプによってつなぐ。バンプの直径は約80μm。これが2番目の階層である。パッケージの樹脂基板は、スルーホールを備えた両面基板あるいは4層基板であることが多い。シリコンインターポーザの下部電極は、シリコン貫通電極（TSV）によって上部電極と電気的に接続する。

　シリコンインターポーザの上部は4層程度の高密度な配線層になっており、最上層の電極とマイクロバンプを介してシリコンダイの入出力パッドと接続する。マイクロバンプの直径は約20μm。これが3番目の階層である。シリコンダイの入出力パッドの配置は、エリアアレイあるいは、四隅に寄せたアレイである。実際にはエリアアレイであることが多い。

CoWoS技術によって複数のシリコンダイを高密度に実装したパッケージの断面構造。出典：TSMC（クリックで拡大）