ニュース
» 2017年09月25日 13時30分 公開

17年に7nmをテープアウト:TSMC、7nm/EUVの開発状況をアップデート

TSMCは2017年9月、米国で開催されたイベントで7nmプロセス技術やEUV(極端紫外線)リソグラフィの開発状況などを説明した。

[Rick Merritt,EE Times]

2017年に10種類以上の7nmチップをテープアウトへ

 TSMCは米国カリフォルニア州サンタクララで開催されたイベントで、7nmプロセス技術やEUV(極端紫外線)リソグラフィの開発状況と、完全空乏型SOI(FD-SOI:Fully Depleted Silicon on Insulator)の競合技術であるプレーナプロセスの強化について報告した。また、主要な市場セグメントに向けたパッケージング技術やプラットフォーム開発の最新状況も明らかにした。

 同社は、創立30周年となる2017年に10種類以上の7nmチップをテープアウトし、2018年に量産を開始する計画だとしている。7nmチップは、最大4GHzで動作するARMのクアッドコアプロセッサ「Cortex-A72」(おそらく、Huaweiのモバイルプロセッサ「Kirin」)と、テロジニアスコンピューティング向け接続技術「CCIX」に対応した開発プラットフォーム、ARMのサーバプロセッサ(名称は不明)を搭載する。

2019年にEUV

Cliff Hou氏

 TSMCは、EUVリソグラフィを適用した「N7+」プロセスに設計ルールとIPを移植する手法について説明した。生産は2019年に開始する計画だとしている。同プロセスは比較的簡単でありながら、現在のEUVを使わない7nmプロセス「N7」と比べて密度が20%、処理速度が8〜10%向上し、消費電力を20%削減できるという。TSMCの設計技術研究開発担当バイスプレジデントを務めるCliff Hou氏は、「 N7+は、16FFC(16nm FinFET Compact)プロセスと比べて、ARM Cortex-A72コアで30%の高速化と50%の電力削減を実現できる」と述べている。

 TSMCは、液浸リソグラフィの設計ルールをN7+に移植するユーティリティを提供する計画も明らかにした。同ユーティティは、レイアウトの違いの大部分を解消するという。Hou氏は、「N7からN7+への移行が、新ノードへの移行作業の約3分の1を占める」と説明した。

2018年実用化目指す22ULP/22ULL

 TSMCは、独自のプロセス機能とIPを備えた、4つの市場に特化したプラットフォームを有する。最先端プロセスは主に、高オーバークロック、低抵抗のメタルインターコネクト、用途に合わせたキャッシュ構成、ライブラリに対応した高性能コンピューティング(HPC)プラットフォームに適用される。Hou氏によると、同社のHPCフローはサーバで実動しているという。

 TSMC は、IoT(Internet of Things)および5G(第5世代移動通信)携帯電話用チップ向けに、2017年3月に発表した 22nm超低消費電力(ULP)プレーナプロセスに22nm超低リーク(ULL)版を追加した。2つのプロセスは2018年に実用化される予定で、2017年末までにSPICE モデルを、2018年第1四半期にIPブロックを用意する計画だという。

 22ULLプロセスは、ミリ波5Gチップおよび、低リークに最適化された組み込みメモリに対応するためにアナログ、RF性能を改善したという。同プロセスは、パワーマネジメントIC向けの0.8V以下で動作する部品をサポートし、「28HP+」プロセスを適用した設計と比べて、5%の光学縮小と25%の電力削減を実現する。

【翻訳:滝本麻貴、編集:EE Times Japan】

原文へのリンク

Copyright© 2017 ITmedia, Inc. All Rights Reserved.

RSSフィード

All material on this site Copyright © 2005 - 2017 ITmedia Inc. All rights reserved.
This site contains articles under license from UBM Electronics, a division of United Business Media LLC.