MIPI D-PHYブリッジIC、ラティスが製品化：FPGAとASSPのいいとこ取り（1/2 ページ）

　ラティスセミコンダクターは2016年5月30日、モバイル機器に搭載されたカメラや表示装置で用いられる主要なプロトコルに対応したMIPI D-PHYブリッジIC「CrossLink」を発表した。このICはFPGAとASSPの特長を併せ持つ「プログラマブルASSP（pASSP）」と位置付けており、「まったく新しいカテゴリーの製品」という。

　モバイル機器に搭載されるアプリケーションプロセッサと、イメージセンサーやディスプレイパネル間でデータ転送行うために、MIPI規格のインタフェースが広く採用されている。しかし、Sub-LVDSやSPI（Serial Peripheral Interface）など、互換性のないインタフェースに対応したデバイスも少なくない。また、入力数や出力数で複数チャネル必要となるシステムもある。

競合と比較して消費電力を25〜50％削減

　これらのニーズに対応したのがCrossLink。12Gビット／秒の帯域幅で、解像度は最大4k UHD（Ultra High Definition）に対応するMIPI D-PHYブリッジデバイスである。MIPI D-PHYの他、MIPI CSI-2、MIPI DSI、MIPI DPIを始め、CMOS、Sib-LVDS、LVDSなどのインタフェースをサポートしている。

CrossLinkはモバイル向けビデオブリッジである （クリックで拡大） 出典：ラティスセミコンダクター

CrossLink向けに、ディスプレイ用とカメラ用にさまざまなインタフェースIPを用意している （クリックで拡大） 出典：ラティスセミコンダクター

　CrossLinkは、最大2個のMIPI D-PHYブロックをハードIPコアで内蔵している。各ブロックは最大4個のデータレーン及び1個のクロックを備え、送受信をサポートする。FPGAファブリックには、カスタマイズ用に5936個のLUT（ルックアップテーブル）、容量180kビットのブロックRAM、47kビットの分散RAMなどを搭載している。

　データレート幅は、内蔵した2個のハードD-PHYを利用すると、レーン当たり最大1.5Gビット／秒、プログラマブル差動I／Oを利用すると最大1.2Gビット／秒となる。この他、最大30本（15対）のプログラマブル差動I／Oや、最大10本の汎用I／O、10kHz及び48MHzの発振器、PLLさらには電源管理ユニットなども集積した。

CrossLinkのブロック図 （クリックで拡大） 出典：ラティスセミコンダクター

CrossLinkのパッケージ外観 出典：ラティスセミコンダクター

　小型パッケージの採用や消費電力の節減も特長の1つである。36端子のWLCSPは、外形寸法が2.46×2.46mmで、専有面積は6mm²である。競合製品に比べると1／2〜1／3のスペースで済むという。産業機器用途向けの80端子CTFBGAも含め、用途に合わせ4種類のパッケージを用意している。消費電力は、アクティブ状態で100mW。競合製品に比べて25〜50％削減しているという。