メモリホールにおけるエッチングと成膜の難度を軽減する2つの手法：福田昭のストレージ通信（128） 3D NANDのスケーリング（14）（2/2 ページ）

ペア薄膜の厚みを減らす

　次に紹介するのは、ペア薄膜の厚みを減らす手法である。「バーティカル・スケーリング（Vertical Scaling）」と呼ばれる。

　ペア薄膜を構成する制御ゲート（ワード線）層と絶縁層の厚みを減らすと、同じペア数でも全体の高さが減少する。するとエッチングのアスペクト比が下がる。この結果、メモリホールのエッチングと成膜の技術的な難度が緩和される。

ペア薄膜の厚みを減らす手法「バーティカル・スケーリング（Vertical Scaling）」の概要と課題。出典：Applied Materials（クリックで拡大）

　もちろん、課題はある。厚みを減らすと制御ゲート（ワード線）の電気抵抗と寄生容量が増大する。また、隣接するセル間の電気的な干渉が増加する。そして絶縁膜を薄くしても品質を維持する必要がある。こういった課題に対処しなければならない。

（次回に続く）

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