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» 2019年12月10日 10時30分 公開

福田昭のデバイス通信(216) 2019年度版実装技術ロードマップ(27):小型・薄型・低コストのパッケージを実現する組み立て技術 (1/2)

今回から、パッケージの組み立てプロセスの技術動向を紹介する。まずは、QFN、BGA、WL-CSP、FO-WLPの組み立て工程を取り上げる。

[福田昭,EE Times Japan]

代表的な半導体パッケージの組み立てフロー

 電子情報技術産業協会(JEITA)が発行した「2019年度版 実装技術ロードマップ」に関する完成報告会(2019年6月4日に東京で開催)と同ロードマップの概要をシリーズでご報告している。今回はその第27回である。

 本シリーズの第22回から、第3章「電子デバイスパッケージ」の概要を紹介している。「電子デバイスパッケージ」は第1節から第5節までの5つの節によって構成される。「3.1 はじめに」「3.2 デバイス技術動向」「3.3 各種パッケージ技術動向」「3.4 パッケージ組立プロセス技術動向」「3.5 まとめ」である。

 前回までは、「3.3 各種パッケージ技術動向」の内容を説明した。今回からは、第3章第4節「3.4 パッケージ組立プロセス技術動向」の内容をご紹介していく。

2019年6月4日に東京で開催された「2019年度版 実装技術ロードマップ」完成報告会のプログラム。本シリーズの第22回から第3章「電子デバイスパッケージ」(プログラムの7番)の概要を解説している。出典:JEITA(クリックで拡大)
「2019年度版 実装技術ロードマップ」の第3章「電子デバイスパッケージ」の目次(クリックで拡大)
「2019年度版 実装技術ロードマップ」の第3章第4節「3.4 パッケージ組立プロセス技術動向」の目次(クリックで拡大)

 第3章第4節「3.4 パッケージ組立プロセス技術動向」は、第1項の「3.4.1 材料プロセス技術」から始まる。この項では代表的な半導体パッケージの組み立てフローを説明している。具体的には、QFN(Quad Flat Non-leaded package)、FBGA(Fine-pitch BGA)/BGA(Ball Grid Array)、WL-CSP(Wafer Level-Chip Scale Package)、FO-WLP(Fan Out-Wafer Level Package)などを取り上げた。

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