メディア
連載
» 2021年04月05日 10時30分 公開

急速にキャッチアップを進めたSK hynixの3D NAND技術福田昭のストレージ通信(189) アナリストが語る不揮発性メモリの最新動向(16)

今回は、NANDフラッシュメモリ大手の一角を占めるSK hynixの3D NANDフラッシュ開発の軌跡をたどる。

[福田昭,EE Times Japan]

最後発から最先端へ

 フラッシュメモリとその応用に関する世界最大のイベント「フラッシュメモリサミット(FMS:Flash Memory Summit)」が2020年11月10日〜12日に開催された。FMSは2019年まで、毎年8月上旬あるいは8月中旬に米国カリフォルニア州サンタクララで実施されてきた。COVID-19(新型コロナウイルス感染症)の世界的な大流行(パンデミック)による影響で、2020年のFMS(FMS 2020)は開催時期が3カ月ほど延期されるとともに、バーチャルイベントとして開催された。

 FMSは数多くの講演と、展示会で構成される。その中で、フラッシュメモリを含めた不揮発性メモリとストレージの動向に関するセッション「C-9: Flash Technology Advances Lead to New Storage Capabilities」が興味深かった。このセッションは4件の講演があり、その中でアナリストによる3件の講演が特に参考になったので、講演の概要をご紹介する。

 なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

 本シリーズの第10回から、技術調査会社TechInsightsでシニア技術フェローをつとめるJeodong Choe氏が「Technology Trend:NAND & Emerging Memory(NANDフラッシュメモリと次世代メモリの技術動向)」と題して講演した内容を説明している。前々回(第14回)は周辺回路とメモリセルアレイを積層して3D NANDフラッシュの記憶密度を高める技術を、前回(第15回)は中国のYMTCが開発した3D NANDフラッシュ技術と応用製品をご報告した。

講演のアウトライン。3D NANDフラッシュの開発ロードマップと要素技術、次世代メモリと埋め込みメモリの開発ロードマップなどを解説する。出典:FMS 2020の講演「Technology Trend:NAND & Emerging Memory」の配布資料(クリックで拡大)

 今回は、NANDフラッシュメモリ大手の一角を占めるSK hynixの3D NANDフラッシュ開発の軌跡をたどる。同社は3D NANDフラッシュの技術開発では最後発となったが、急速にキャッチアップを進めた結果、2018年夏にはトップグループと並ぶ水準にまで技術力を強化できた。翌年の2019年夏には、最先端と呼べる水準に達し、3D NANDフラッシュの開発をけん引する存在となった。

SK hynixの3D NANDフラッシュメモリ技術世代。各種の公表資料や展示会の出品内容などから筆者がまとめたもの(クリックで拡大)

新たな要素技術を次々と導入

 SK hynixの3D NANDフラッシュ開発の特徴に、新たな要素技術を次々と導入していったことがある。TechInsightsのChoe氏は講演で、SK hynixが開発してきた3D NANDフラッシュのシリコンダイからメモリセルアレイを切り出して断面構造を電子顕微鏡で観察した写真を示していた。

 2015年から2019年にかけて4種類のメモリセルアレイをSK Hynixは開発してきた。2015年〜2016年に開発した最初のメモリセルアレイは、「SP-BiCS」と呼ぶ東芝(現在のキオクシア)が開発したセルアレイ「P-BiCS」と類似の構造を採用した。ワード線の積層数は講演スライドでは明らかにしていないが、開発時期から32層とみられる。続いて2017年には、「DP-BiCS Gen1」と呼ぶ改良版のメモリセルアレイを開発した。ワード線の積層数は48層とみられる。

 翌年の2018年には、「DP-BiCS Gen2」と呼ぶ、メモリスタックを2つの「ティアー」(「デッキ」とも呼ばれる)に分割した構造のメモリセルアレイを開発した。ワード線の積層数は72層とみられる。メモリスタックは下側のティアーが42層のスタック、上側のティアーが40層のスタックである。なお合計が72層を超えるのは、ワード線以外のゲート層やダミーのワード線などを含んでいるからだ。

 続いて2019年には、周辺回路とメモリセルアレイを積層する「PUC(Periphery Under Cell array)」技術を開発した。ワード線の積層数は96層とみられる。メモリスタックは2つの「ティアー」で構成した。下側のティアーが54層、上側のティアーが64層である。

SK hynixが開発してきた3D NANDフラッシュのメモリセルアレイ構造の推移。シリコンダイからメモリセルアレイの断面を切り出して電子顕微鏡で観察したもの。出典:FMS 2020の講演「Technology Trend:NAND & Emerging Memory」の配布資料(クリックで拡大)

(次回に続く)

⇒「福田昭のストレージ通信」連載バックナンバー一覧

Copyright © ITmedia, Inc. All Rights Reserved.

RSSフィード

公式SNS

All material on this site Copyright © ITmedia, Inc. All Rights Reserved.
This site contains articles under license from AspenCore LLC.