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» 2021年04月16日 11時30分 公開

10年後の3D NANDフラッシュはワンチップに4Tビットを記憶へ福田昭のストレージ通信(192) アナリストが語る不揮発性メモリの最新動向(19)

今回は3D NANDフラッシュの高層化(ワード線の積層数の増加)と大容量化に関する2033年までの将来予測を報告する。

[福田昭,EE Times Japan]

高層化と大容量化の将来を2033年まで予測

 フラッシュメモリとその応用に関する世界最大のイベント「フラッシュメモリサミット(FMS:Flash Memory Summit)」が2020年11月10日〜12日に開催された。FMSは2019年まで、毎年8月上旬あるいは8月中旬に米国カリフォルニア州サンタクララで実施されてきた。COVID-19(新型コロナウイルス感染症)の世界的な大流行(パンデミック)による影響で、2020年のFMS(FMS 2020)は開催時期が3カ月ほど延期されるとともに、バーチャルイベントとして開催された。

 FMSは数多くの講演と、展示会で構成される。その中で、フラッシュメモリを含めた不揮発性メモリとストレージの動向に関するセッション「C-9: Flash Technology Advances Lead to New Storage Capabilities」が興味深かった。このセッションは4件の講演があり、その中でアナリストによる3件の講演が特に参考になったので、講演の概要をご紹介する。

 なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

 本シリーズの第10回から、技術調査会社TechInsightsでシニア技術フェローをつとめるJeodong Choe氏が「Technology Trend:NAND & Emerging Memory(NANDフラッシュメモリと次世代メモリの技術動向)」と題して講演した内容を説明している。前々回(第17回)は3D NANDフラッシュメモリ(以降は「3D NANDフラッシュ」と表記)のメモリセルアレイ製造の難しさを緩和する2段階積層技術を簡単に解説し、前回(第18回)は3D NANDフラッシュ各社の製造コスト(記憶容量当たり)を比較した。今回は3D NANDフラッシュの高層化(ワード線の積層数の増加)と大容量化に関する2033年までの将来予測をご報告する。

講演のアウトライン。3D NANDフラッシュの開発ロードマップと要素技術、次世代メモリと埋め込みメモリの開発ロードマップなどを解説する。出典:FMS 2020の講演「Technology Trend:NAND & Emerging Memory」の配布資料(クリックで拡大)

モノリシック集積の高層化は200層が限界か

 講演者のChoe氏が示した将来予測のスライドは、かなり興味深いものだった。従来技術の延長となる高層化は、200層前後が限界とする。シリコンダイ当たりの記憶容量は最大で1.33Tビットにとどまる。多値記憶技術はQLC(4ビット/セル)方式である。2023年〜2025年はこのような限界に突き当たり、高密度化が行き詰まる。

 フレークスルーとなるのは多値記憶技術の進展とシリコンダイ積層技術の導入だと予測する。多値記憶技術ではPLC(5ビット/セル)方式の開発が進み、量産品に使われるようになる。シリコンダイ積層技術はシリコン貫通電極(TSV)を介した一体型モジュールの3D NANDフラッシュを実現する。ワード線の積層数は合計で400層前後、ワンチップ(一体型モジュール)の記憶容量は3Tビットに達する。実現する時期は2027年〜2029年と予測する。

 さらにその先には、パッケージとパッケージを積層する技術(PoP(Package on Package)技術)が控える。2030年〜2032年にはワード線の積層数が合計で500層前後、一体型モジュール(ワンチップ)の記憶容量は4Tビット(500Gバイト)に達する。そして2033年には、積層数の合計が800層前後、一体型モジュール(ワンチップ)の記憶容量が5Tビットになると予想する。

3D NANDフラッシュの高層化と大容量化の将来予測。出典:FMS 2020の講演「Technology Trend:NAND & Emerging Memory」の配布資料(クリックで拡大)

 なお、Choe氏が示した将来予測のスライドには、気になる数字が記載されていた。1枚のシリコンウエハー(300mmウエハーと推測する)から何枚の3D NANDフラッシュが採れるかを示した数である。

 64/72層世代だと256Gビットのシリコンダイを800枚〜860枚、72層世代だと512Gビットのシリコンダイを500枚〜550枚、作り込めるとする。仮に256Gビットを800枚とすると合計で200Tビット、512Gビットを500枚とすると合計で250Tビットが1枚のウエハーから原理的には獲得できる。ウエハープロセスのコストは256Gビットと512Gビットでほとんど同じなので、理論的(生産の歩留まりが100%の場合)には512Gビット品の方が256Gビット品よりもビットコストが低いことが分かる。

 9X層世代だと256Gビットのシリコンダイを1000枚〜1100枚、512Gビットのシリコンダイを740枚〜780枚、作り込める。仮に256Gビットを1000枚とすると合計で250Tビット、512Gビットを740枚とすると合計で370Tビットが獲得可能となる。こちらも理論的(生産の歩留まりが100%の場合)には512Gビット品のビットコストが低い。

 ただし現実には、生産の歩留まりが両者で違うと推測する。同じ積層数でも、シリコンダイが大きな512Gビット品は、シリコンダイが小さな256Gビット品に比べると歩留まりが低いはずだ。歩留まりの違いが、512Gビット品(大容量品)のビットコストを押し上げる。

次回に続く

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